VHDL基礎(chǔ)教程：VHDL語(yǔ)言及其應(yīng)用目錄：第1章　VHDL基本概念
　1.1　數(shù)字系統(tǒng)建模
　1.2　建模的域和級(jí)
　1.3 建模語(yǔ)言
　1.4　VHDL建模的概念
　1.5　一個(gè)VHDL設(shè)計(jì)實(shí)例
　1 6　VHDL設(shè)計(jì)流程
　1.7　支持VHDL研發(fā)的軟件工具
第2章　VHDL語(yǔ)言學(xué)習(xí)基礎(chǔ)
　2.1 書寫規(guī)定與基本句法單元
　　2.1.1 書寫規(guī)定
　　2.1.2　語(yǔ)句注釋
　　2.1.3　標(biāo)識(shí)符
　　2.1.4　保留字、類型字及專用字
　　2.1.5　數(shù)及表示法
　　2.1.6 符、串、位串
　2.2　VHDL語(yǔ)言的目標(biāo)與分類
　2.3　標(biāo)量數(shù)據(jù)類型
　　2.3.1 類型定義
　　2.3.2　標(biāo)量類型
　　2.3.3　標(biāo)量類型屬性
　2.4　表達(dá)式與運(yùn)算符
　　2.4.1　邏輯運(yùn)算符
　　2.4.2　關(guān)系運(yùn)算符
　　2.4.3　算術(shù)運(yùn)算符
　　2.4.4　并置運(yùn)算符
2.5　復(fù)合數(shù)據(jù)類型
　　2.5.1 組
　　2.5.2　非限制性組
　　2.5.3　記錄類型
　2.6　尋址類型
　2.7 文件類型
　2.8　用戶自定義類型與子類型
　2.9　類型限定與轉(zhuǎn)換
　　2.9.1　類型限定
第3章　順序語(yǔ)句
3.1 變量賦值語(yǔ)句
3.2 信號(hào)賦值語(yǔ)句
3.3 wait語(yǔ)句
3.4 if語(yǔ)句
3.5 case語(yǔ)句
3.6 循環(huán)語(yǔ)句
3.7 exit語(yǔ)句
3.8 next語(yǔ)句
3.9 return語(yǔ)句
3.10 null語(yǔ)句
3.11 assert語(yǔ)句
3.12 report語(yǔ)句
3.13 過(guò)程調(diào)用語(yǔ)句
習(xí)題
第4章　VHDL的模型結(jié)構(gòu)
　4.1 設(shè)計(jì)實(shí)體
　　4.1.1 實(shí)體說(shuō)明
　　4.1.2　構(gòu)造體
　4.2　構(gòu)造體功能的行為描述
　　4.2.1　并行信號(hào)賦值語(yǔ)句
　　4.2.2　信號(hào)屬性
　　4.2.3　進(jìn)程語(yǔ)句
　　4.2.4 實(shí)體與無(wú)源進(jìn)程
　　4.2.5　并行assert語(yǔ)句
4.3 構(gòu)造體功能的子結(jié)構(gòu)描述
　　4.3.1　分塊結(jié)構(gòu)描述
　　4.3.2　子程序結(jié)構(gòu)描述
第5章　說(shuō)明的可見性
第6章　決斷信號(hào)
第7章　假名
第8章　生成語(yǔ)句
第9章　屬性和組
第10章　尋址類型與鏈接數(shù)據(jù)結(jié)構(gòu)
第11章　文件與模擬測(cè)試
第12章　信號(hào)延遲的描述
第13章　進(jìn)一步了解VHDL
第14章　VHDL描述風(fēng)格
第15章　應(yīng)用系統(tǒng)設(shè)計(jì)范例
附錄1　有關(guān)VHDL的標(biāo)準(zhǔn)
附錄2　1987版、1993版和2001版VHDL語(yǔ)言的差別
附錄3 VHDL標(biāo)準(zhǔn)包集合文件
附錄4　Altera公司的MAX+PLUSIIVHDL設(shè)計(jì)工具
附錄5　PLD-1型可編程器件研發(fā)系統(tǒng)用戶使用指南
附錄6　編程與配置PLD器件的JTAG鏈電路