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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>asynchronous異步FIFO結(jié)構(gòu)

      asynchronous異步FIFO結(jié)構(gòu)

      2014-08-02 | pdf | 695KB | 次下載 | 1積分

      資料介紹

      asynchronous FIFO

      　　設(shè)計一個 FIFO 是 ASIC 設(shè)計者遇到的最普遍的問題之一。本文著重介紹怎樣設(shè)計 FIFO——這是一個看似簡單卻很復(fù)雜的任務(wù)。一開始，要注意，F(xiàn)IFO 通常用于時鐘域的過渡，是雙時鐘設(shè)計。換句話說，設(shè)計工程要處理（work off）兩個時鐘，因此在大多數(shù)情況下，F(xiàn)IFO 工作于獨立的兩個時鐘之間。然而，我們不從這樣的結(jié)構(gòu)開始介紹—我們將從工作在單時鐘的一個 FIFO 特例開始。雖然工作在同一時鐘的 FIFO 在實際應(yīng)用中很少用到，但它為更多的復(fù)雜設(shè)計搭建一個平臺，這是非常有用的。然后再從特例推廣到更為普通的 FIFO，該系列文章包括以下內(nèi)容： 1．單時鐘結(jié)構(gòu) 2．雙時鐘結(jié)構(gòu)——雙鐘結(jié)構(gòu) 1 3．雙時鐘結(jié)構(gòu)——雙鐘結(jié)構(gòu) 2 4．雙時鐘結(jié)構(gòu)——雙鐘結(jié)構(gòu) 3 5．脈沖模式 FIFO

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