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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>Verilog的私私細(xì)語-整合的概念

      Verilog的私私細(xì)語-整合的概念

      2016-04-25 | pdf | 4813KB | 次下載 | 免費(fèi)

      資料介紹

      如果以筆者的腦袋去思考Verilog HDL 語言的“整合概念”就是“減少資源的使用”（最近全世界都搞環(huán)保）。在這里“資源”的意思再也不是單單FPGA 的邏輯資源，而是“時(shí)鐘”和“步驟”。此外“整合”還有字面的意思，就是將代碼整合起來，如果以抽象角度來看，意思就是提高內(nèi)容的解讀能力。除此以外“整合”還有把其他語言的好處，以Verilog HDL 語言的特質(zhì)“整合”起來。
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