本文檔的主要內(nèi)容詳細介紹的是Verilog HDL入門教程之Verilog HDL數(shù)字系統(tǒng)設計教程

　　2.1數(shù)字電路設計方法

　　當前的數(shù)字電路設計從層次上分可分成以下幾個層次：

　　1.算法級設計： 利用高級語言如C語言及其他一些系統(tǒng)分析工具（如MATLAB）對設計從系統(tǒng)的算法級方式進行描述。算法級不需要包含時序信息。

　　2.RTI級設計：用數(shù)據(jù)流在寄存器間傳輸?shù)哪Ｊ絹韺υO計進行描述。3.門級：用邏輯級的與、或、非門等門級之間的連接對設計進行描述。4.開關級：用晶體管和寄存器及他們之間的連線關系來對設計進行描述。

　　算法級是高級的建模，一-般對特大型設i計或有較復雜的算法時使用，特別是通訊方面的一一些系統(tǒng)，通過算法級的建模來保證設計的系統(tǒng)性能。在算法級通過后，再把算法級用RTL級進行描述。門級一般對小型設計可適合。開關級一般是在版圖級進行。

　　2.2硬件描述語言

　　在傳統(tǒng)的設計方法中，當設計工程師設計一個新的硬件、一個新的數(shù)字電路或一個數(shù)字邏輯系統(tǒng)時，他或許在CAE工作站。上做設計，為了能在CAE工作站做設計，設計者必須為設計畫一張線路圖，通常地，線路圖是由表示信號的線和表示基本設計單元的符號連在-“起組成線路圖，符號取自設計者用于構(gòu)造線路圖的零件庫。若設計者是用標準邏輯器件（如74系列等》做板極設計線路圖，那么在線路圖中，符號取自標準邏輯零件符號庫;若設計是進行ASIC設計，則這些符號取自ASIC庫的可用的專用宏單元。這就是傳統(tǒng)的原理圖設計方法。

　　對線路圖的邏輯優(yōu)化，設計者或許利用-一些EDA工具或者人工地進行邏輯的布爾函數(shù)邏輯優(yōu)化。為了能夠?qū)υO計進行驗證，設計者必須通過格個硬件平臺（如電路板），對設計進行驗證。

　　隨著電子設計技術的飛速發(fā)展，設計的集成度、復雜度越來越高，傳統(tǒng)的設計方法已滿足不了設計的要求，因此要求能夠借助當今先進的EDA工具，使用f種描述語言，對數(shù)字電路和數(shù)字邏輯系統(tǒng)能夠進行形式化的描述，這就是硬件描述語言。

　　便件描述語言HDL （Hardware Description Language ）是一種用形式化方法來描述數(shù)字電路和數(shù)字邏輯系統(tǒng)的語言。數(shù)字邏輯電路設計者可利用這種語言來描述自己的設計思想，然后利用

　　EDAT具進行仿真，再自動綜合到門級電路，最后用ASIC或FPGA實現(xiàn)其功能。舉個例子，在傳統(tǒng)的設計方法中，對2輸入的與門，我們可能需到標準器件庫中調(diào)個74系列的器件出來，但在硬件描述語言中， 就是一個與門的形式描述， “C=A&B“就是一個2輸入與門的描述。而“and”就是一個與門器件。

　　硬件描述語言發(fā)展至今已有二十多年歷史，當今業(yè)界的標準中（IEEE標準）主要有VHDL和Verilog HDL這兩種硬件描述語言。