本文檔的主要內(nèi)容詳細(xì)介紹的是Verilog HDL入門教程之Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)教程

　　2.1數(shù)字電路設(shè)計(jì)方法

　　當(dāng)前的數(shù)字電路設(shè)計(jì)從層次上分可分成以下幾個(gè)層次：

　　1.算法級設(shè)計(jì)： 利用高級語言如C語言及其他一些系統(tǒng)分析工具（如MATLAB）對設(shè)計(jì)從系統(tǒng)的算法級方式進(jìn)行描述。算法級不需要包含時(shí)序信息。

　　2.RTI級設(shè)計(jì)：用數(shù)據(jù)流在寄存器間傳輸?shù)哪Ｊ絹韺υO(shè)計(jì)進(jìn)行描述。3.門級：用邏輯級的與、或、非門等門級之間的連接對設(shè)計(jì)進(jìn)行描述。4.開關(guān)級：用晶體管和寄存器及他們之間的連線關(guān)系來對設(shè)計(jì)進(jìn)行描述。

　　算法級是高級的建模，一-般對特大型設(shè)i計(jì)或有較復(fù)雜的算法時(shí)使用，特別是通訊方面的一一些系統(tǒng)，通過算法級的建模來保證設(shè)計(jì)的系統(tǒng)性能。在算法級通過后，再把算法級用RTL級進(jìn)行描述。門級一般對小型設(shè)計(jì)可適合。開關(guān)級一般是在版圖級進(jìn)行。

　　2.2硬件描述語言

　　在傳統(tǒng)的設(shè)計(jì)方法中，當(dāng)設(shè)計(jì)工程師設(shè)計(jì)一個(gè)新的硬件、一個(gè)新的數(shù)字電路或一個(gè)數(shù)字邏輯系統(tǒng)時(shí)，他或許在CAE工作站。上做設(shè)計(jì)，為了能在CAE工作站做設(shè)計(jì)，設(shè)計(jì)者必須為設(shè)計(jì)畫一張線路圖，通常地，線路圖是由表示信號的線和表示基本設(shè)計(jì)單元的符號連在-“起組成線路圖，符號取自設(shè)計(jì)者用于構(gòu)造線路圖的零件庫。若設(shè)計(jì)者是用標(biāo)準(zhǔn)邏輯器件（如74系列等》做板極設(shè)計(jì)線路圖，那么在線路圖中，符號取自標(biāo)準(zhǔn)邏輯零件符號庫;若設(shè)計(jì)是進(jìn)行ASIC設(shè)計(jì)，則這些符號取自ASIC庫的可用的專用宏單元。這就是傳統(tǒng)的原理圖設(shè)計(jì)方法。

　　對線路圖的邏輯優(yōu)化，設(shè)計(jì)者或許利用-一些EDA工具或者人工地進(jìn)行邏輯的布爾函數(shù)邏輯優(yōu)化。為了能夠?qū)υO(shè)計(jì)進(jìn)行驗(yàn)證，設(shè)計(jì)者必須通過格個(gè)硬件平臺（如電路板），對設(shè)計(jì)進(jìn)行驗(yàn)證。

　　隨著電子設(shè)計(jì)技術(shù)的飛速發(fā)展，設(shè)計(jì)的集成度、復(fù)雜度越來越高，傳統(tǒng)的設(shè)計(jì)方法已滿足不了設(shè)計(jì)的要求，因此要求能夠借助當(dāng)今先進(jìn)的EDA工具，使用f種描述語言，對數(shù)字電路和數(shù)字邏輯系統(tǒng)能夠進(jìn)行形式化的描述，這就是硬件描述語言。

　　便件描述語言HDL （Hardware Description Language ）是一種用形式化方法來描述數(shù)字電路和數(shù)字邏輯系統(tǒng)的語言。數(shù)字邏輯電路設(shè)計(jì)者可利用這種語言來描述自己的設(shè)計(jì)思想，然后利用

　　EDAT具進(jìn)行仿真，再自動(dòng)綜合到門級電路，最后用ASIC或FPGA實(shí)現(xiàn)其功能。舉個(gè)例子，在傳統(tǒng)的設(shè)計(jì)方法中，對2輸入的與門，我們可能需到標(biāo)準(zhǔn)器件庫中調(diào)個(gè)74系列的器件出來，但在硬件描述語言中， 就是一個(gè)與門的形式描述， “C=A&B“就是一個(gè)2輸入與門的描述。而“and”就是一個(gè)與門器件。

　　硬件描述語言發(fā)展至今已有二十多年歷史，當(dāng)今業(yè)界的標(biāo)準(zhǔn)中（IEEE標(biāo)準(zhǔn)）主要有VHDL和Verilog HDL這兩種硬件描述語言。