本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學(xué)者能夠迅速掌握HDL 設(shè)計方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設(shè)計代碼并能夠進(jìn)行一些簡單設(shè)計的Verilog HDL建模。

　　當(dāng)前業(yè)界的硬件描述語言中主要有VHDL 和Verilog HDL。公司根據(jù)本身ASIC設(shè)計現(xiàn)有的特點、現(xiàn)狀，主推Verilog HDL 語言，逐漸淡化VHDL語言，從而統(tǒng)一公司的ASIC/FPGA設(shè)計平臺，簡化流程。

　　系列教材完成得較匆忙，本身尚有許多不完善的地方，同時，可能還需要其他知識方面的培訓(xùn)但沒有形成培訓(xùn)教材，希望大家在培訓(xùn)過程中，多提寶貴意見，以便我們對它進(jìn)行修改和完善

　　當(dāng)前的數(shù)字電路設(shè)計從層次上分可分成以下幾個層次：

　　1. 算法級設(shè)計：利用高級語言如C語言及其他一些系統(tǒng)分析工具（如MATLAB）對設(shè)計從系統(tǒng)的算法級方式進(jìn)行描述。算法級不需要包含時序信息。

　　2. RTL級設(shè)計：用數(shù)據(jù)流在寄存器間傳輸?shù)哪Ｊ絹韺υO(shè)計進(jìn)行描述。

　　3. 門級：用邏輯級的與、或、非門等門級之間的連接對設(shè)計進(jìn)行描述。

　　4. 開關(guān)級：用晶體管和寄存器及他們之間的連線關(guān)系來對設(shè)計進(jìn)行描述。算法級是高級的建模，一般對特大型設(shè)計或有較復(fù)雜的算法時使用，特別是通訊方面的一些系統(tǒng)，通過算法級的建模來保證設(shè)計的系統(tǒng)性能。在算法級通過后，再把算法級用RTL級進(jìn)行描述。門級一般對小型設(shè)計可適合。開關(guān)級一般是在版圖級進(jìn)行。

　　在傳統(tǒng)的設(shè)計方法中，當(dāng)設(shè)計工程師設(shè)計一個新的硬件、一個新的數(shù)字電路或一個數(shù)字邏輯系統(tǒng)時，他或許在CAE 工作站上做設(shè)計，為了能在CAE工作站做設(shè)計，設(shè)計者必須為設(shè)計畫一張線路圖，通常地，線路圖是由表示信號的線和表示基本設(shè)計單元的符號連在一起組成線路圖，符號取自設(shè)計者用于構(gòu)造線路圖的零件庫。若設(shè)計者是用標(biāo)準(zhǔn)邏輯器件（如74系列等）做板極設(shè)計線路圖，那么在線路圖中，符號取自標(biāo)準(zhǔn)邏輯零件符號庫；若設(shè)計是進(jìn)行ASIC設(shè)計，則這些符號取自ASIC庫的可用的專用宏單元。這就是傳統(tǒng)的原理圖設(shè)計方法。

　　對線路圖的邏輯優(yōu)化，設(shè)計者或許利用一些EDA工具或者人工地進(jìn)行邏輯的布爾函數(shù)邏輯優(yōu)化。為了能夠?qū)υO(shè)計進(jìn)行驗證，設(shè)計者必須通過搭個硬件平臺（如電路板），對設(shè)計進(jìn)行驗證。

　　隨著電子設(shè)計技術(shù)的飛速發(fā)展，設(shè)計的集成度、復(fù)雜度越來越高，傳統(tǒng)的設(shè)計方法已滿足不了設(shè)計的要求，因此要求能夠借助當(dāng)今先進(jìn)的EDA工具，使用一種描述語言，對數(shù)字電路和數(shù)字邏輯系統(tǒng)能夠進(jìn)行形式化的描述，這就是硬件描述語言。

　　硬件描述語言HDL（Hardware Description Language ）是一種用形式化方法來描述數(shù)字電路和數(shù)字邏輯系統(tǒng)的語言。數(shù)字邏輯電路設(shè)計者可利用這種語言來描述自己的設(shè)計思想，然后利用 EDA工具進(jìn)行仿真，再自動綜合到門級電路，最后用ASIC或FPGA實現(xiàn)其功能。舉個例子，在傳統(tǒng)的設(shè)計方法中，對2輸入的與門，我們可能需到標(biāo)準(zhǔn)器件庫中調(diào)個74系列的器件出來，但在硬件描述語言中，“& ”就是一個與門的形式描述，“C = A & B”就是一個2輸入與門的描述。而“and ”就是一個與門器件。

　　硬件描述語言發(fā)展至今已有二十多年歷史，當(dāng)今業(yè)界的標(biāo)準(zhǔn)中（IEEE標(biāo)準(zhǔn)）主要有VHDL和 Verilog HDL 這兩種硬件描述語言。

　　設(shè)計方法學(xué)

　　當(dāng)前的ASIC設(shè)計有多種設(shè)計方法，但一般地采用自頂向下的設(shè)計方法。

　　隨著技術(shù)的發(fā)展，一個芯片上往往集成了幾十萬到幾百萬個器件，傳統(tǒng)的自底向上的設(shè)計方法已不太現(xiàn)實。因此，一個設(shè)計往往從系統(tǒng)級設(shè)計開始，把系統(tǒng)劃分成幾個大的基本的功能模塊，每個功能模塊再按一定的規(guī)則分成下一個層次的基本單元，如此一直劃分下去。自頂向下的設(shè)計方法可用下面的樹狀結(jié)構(gòu)表示：

　　通過自頂向下的設(shè)計方法，可實現(xiàn)設(shè)計的結(jié)構(gòu)化，使一個復(fù)雜的系統(tǒng)設(shè)計可由多個設(shè)計者分工合作；還可以實現(xiàn)層次化的管理。