本文檔的主要內(nèi)容詳細(xì)介紹的是華為FPGA硬件的靜態(tài)時(shí)序分析與邏輯設(shè)計(jì)包括了：靜態(tài)時(shí)序分析一概念與流程，靜態(tài)時(shí)序分析一時(shí)序路徑，靜態(tài)時(shí)序分析一分析工具

　　靜態(tài)時(shí)序分析是一種重要的邏輯驗(yàn)證方法，設(shè)計(jì)者根據(jù)靜態(tài)時(shí)序分析的結(jié)果來修改和優(yōu)化邏輯，直到設(shè)計(jì)滿足要求。課程內(nèi)容◆靜態(tài)時(shí)序的概念、目的（要求掌握）◆靜態(tài)時(shí)序分析路徑（要求了解）◆靜態(tài)時(shí)序分析方法（要求掌握）◆靜態(tài)時(shí)序分析工具介紹（要求掌握 Timing Analyzer◆靜態(tài)時(shí)序分析報(bào)告及邏輯設(shè)計(jì)優(yōu)化（要求了解）

　　靜態(tài)時(shí)序分析是一種驗(yàn)證方法靜態(tài)時(shí)序分析的前提是同步邏輯設(shè)計(jì)。靜態(tài)時(shí)序分析工具通過路徑計(jì)算延遲的總和，并比較相對于預(yù)定義時(shí)鐘的延遲靜態(tài)時(shí)序分析僅關(guān)注時(shí)序間的相對關(guān)系而不是評估邏輯功能無需用向量去激活某個(gè)路徑，對所有的時(shí)序路徑進(jìn)行錯(cuò)誤分析，能處理百萬門級的設(shè)計(jì)，分析速度比時(shí)序仿真工具快幾個(gè)數(shù)量級。在同步邏輯情況下，可以達(dá)到100%的時(shí)序路徑覆蓋靜態(tài)時(shí)序分析的目的是找出隱藏的時(shí)序問題，根據(jù)時(shí)序分析結(jié)果優(yōu)化邏輯或約束條件，使設(shè)計(jì)達(dá)到時(shí)序閉合（ timing closure）