1. 適用范圍

本文檔理論適用于Actel FPGA并且采用Libero軟件進(jìn)行靜態(tài)時序分析（寄存器到寄存器）。

2. 應(yīng)用背景

靜態(tài)時序分析簡稱STA，它是一種窮盡的分析方法，它按照同步電路設(shè)計的要求，根據(jù)電路網(wǎng)表的拓?fù)浣Y(jié)構(gòu)，計算并檢查電路中每一個DFF（觸發(fā)器）的建立和保持時間以及其他基于路徑的時延要求是否滿足。STA作為FPGA設(shè)計的主要驗證手段之一，不需要設(shè)計者編寫測試向量，由軟件自動完成分析，驗證時間大大縮短，測試覆蓋率可達(dá)100%。

靜態(tài)時序分析的前提就是設(shè)計者先提出要求，然后時序分析工具才會根據(jù)特定的時序模型進(jìn)行分析，給出正確是時序報告。

進(jìn)行靜態(tài)時序分析，主要目的就是為了提高系統(tǒng)工作主頻以及增加系統(tǒng)的穩(wěn)定性。對很多數(shù)字電路設(shè)計來說，提高工作頻率非常重要，因為高工作頻率意味著高處理能力。通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時，從而提高工作頻率。

3. 理論分析

3.1 靜態(tài)時序分析的理論基礎(chǔ)知識

在進(jìn)行正確的時序分析前，我們必須具備基本的靜態(tài)時序的基本知識點，不然看著編譯器給出的時序分析報告猶如天書。如圖3.1所示，為libero軟件給出的寄存器到寄存器模型的時序分析報告的截取，接下來我們會弄清楚每個欄目的數(shù)據(jù)變量的含義，以及計算方法。

圖3.1 libero靜態(tài)時序分析報告

3.1.1 固定參數(shù)launch edge、latch edge、Tsu、Th、Tco概念

1. launch edge

時序分析起點（launch edge）：第一級寄存器數(shù)據(jù)變化的時鐘邊沿，也是靜態(tài)時序分析的起點。

2. latch edge

時序分析終點（latch edge）：數(shù)據(jù)鎖存的時鐘邊沿，也是靜態(tài)時序分析的終點。

3. Clock Setup Time （Tsu）

建立時間（Tsu）：是指在時鐘沿到來之前數(shù)據(jù)從不穩(wěn)定到穩(wěn)定所需的時間，如果建立的時間不滿足要求那么數(shù)據(jù)將不能在這個時鐘上升沿被穩(wěn)定的打入觸發(fā)器。如圖3.2所示：

圖3.2 建立時間圖解

4. Clock Hold Time （Th）

保持時間（Th）：是指數(shù)據(jù)穩(wěn)定后保持的時間，如果保持時間不滿足要求那么數(shù)據(jù)同樣也不能被穩(wěn)定的打入觸發(fā)器。保持時間示意圖如圖3.3所示：

圖3.3 保持時間圖解

5. Clock-to-Output Delay（tco）

數(shù)據(jù)輸出延時（Tco）：這個時間指的是當(dāng)時鐘有效沿變化后，數(shù)據(jù)從輸入端到輸出端的最小時間間隔。

3.1.2 Clock skew

時鐘偏斜（clock skew）：是指一個時鐘源到達(dá)兩個不同寄存器時鐘端的時間偏移，如圖3.4所示：

圖3.4 時鐘偏斜

時鐘偏斜計算公式如下：

Tskew = Tclk2 - Tclk1　　　　　　　　　　　　　　　?。ü?-1）

3.1.3 Data Arrival Time

數(shù)據(jù)到達(dá)時間（Data Arrival Time）：輸入數(shù)據(jù)在有效時鐘沿后到達(dá)所需要的時間。主要分為三部分：時鐘到達(dá)寄存器時間（Tclk1），寄存器輸出延時（Tco）和數(shù)據(jù)傳輸延時（Tdata），如圖3.5所示

圖3.5 數(shù)據(jù)到達(dá)時間

數(shù)據(jù)到達(dá)時間計算公式如下：

Data Arrival Time = Launch edge + Tclk1 +Tco + Tdata　　　　　　　　　　　?。ü?-2）

3.1.4 Clock Arrival Time

時鐘到達(dá)時間（Clock Arrival Time）：時鐘從latch邊沿到達(dá)鎖存寄存器時鐘輸入端所消耗的時間為時鐘到達(dá)時間，如圖3.6所示

圖3.6 時鐘到達(dá)時間

時鐘到達(dá)時間計算公式如下：

Clock Arrival Time = Lacth edge + Tclk2　　　　　　　　　　　　　?。ü?-3）

3.1.5 Data Required Time（setup/hold）

數(shù)據(jù)需求時間（Data Required Time）：在時鐘鎖存的建立時間和保持時間之間數(shù)據(jù)必須穩(wěn)定，從源時鐘起點達(dá)到這種穩(wěn)定狀態(tài)需要的時間即為數(shù)據(jù)需求時間。如圖3.7所示：

圖3.7 數(shù)據(jù)需求時間

（建立）數(shù)據(jù)需求時間計算公式如下：

Data Required Time = Clock Arrival Time - Tsu　　　　　　　　　　　?。ü?-4）

（保持）數(shù)據(jù)需求時間計算公式如下：

Data Required Time = Clock Arrival Time + Th　　　　　　　　　　　 （公式3-5）

3.1.6 Setup slack

建立時間余量（setup slack）：當(dāng)數(shù)據(jù)需求時間大于數(shù)據(jù)到達(dá)時間時，就說時間有余量，Slack是表示設(shè)計是否滿足時序的一個稱謂。

圖3.8 建立時間余量

如圖3.8所示，建立時間余量的計算公式如下：

Setup slack = Data Required Time - Data Arrival Time　　　　　　　　　　　?。ü?-6）

由公式可知，正的slack表示數(shù)據(jù)需求時間大于數(shù)據(jù)到達(dá)時間，滿足時序（時序的余量），負(fù)的slack表示數(shù)據(jù)需求時間小于數(shù)據(jù)到達(dá)時間，不滿足時序（時序的欠缺量）。

3.1.7 時鐘最小周期

時鐘最小周期：系統(tǒng)時鐘能運行的最高頻率。

1.　 當(dāng)數(shù)據(jù)需求時間大于數(shù)據(jù)到達(dá)時間時，時鐘具有余量；

2. 當(dāng)數(shù)據(jù)需求時間小于數(shù)據(jù)到達(dá)時間時，不滿足時序要求，寄存器經(jīng)歷亞穩(wěn)態(tài)或者不能正確獲得數(shù)據(jù)；

3. 當(dāng)數(shù)據(jù)需求時間等于數(shù)據(jù)到達(dá)時間時，這是最小時鐘運行頻率，剛好滿足時序。

從以上三點可以得出最小時鐘周期為數(shù)據(jù)到達(dá)時間等于數(shù)據(jù)需求時間，的運算公式如下：

Data Required Time = Data Arrival Time　　　　　　　　　　　　　　　?。ü?-7）

由上式推出如下公式：

Tmin + Latch edge + Tclk2 - Tsu = Launch edge + Tclk1 + Tco + Tdata

最終推出最小時鐘周期為：

Tmin = Tco + Tdata + Tsu - Tskew　　　　　　　　　　　　　　　　　?。ü?-8）

4. 應(yīng)用分析

4.1 設(shè)置時鐘主頻約束

所有的靜態(tài)時序分析都是在有約束的情況下編譯器才給出分析報告，所以進(jìn)行時序分析的第一步就是設(shè)置約束。

Libero軟件設(shè)置時鐘約束的途徑三種，單時鐘約束，多時鐘約束和在Designer里面進(jìn)行約束。

4.1.1 單時鐘約束

有時我們系統(tǒng)所有模塊都采用同一個時鐘，這種方式最為簡單，直接在Synplify主界面上有個設(shè)置時鐘約束的，如圖4.1中紅框所示：

圖4.1 單時鐘設(shè)置

設(shè)置完成后，編譯，通過Synplify時鐘報告看初步時鐘運行頻率能否達(dá)到要求，時鐘報告如圖4.2所示，設(shè)定100Mhz，能運行102.7Mhz，滿足時序。

圖4.2 時序報告

4.2 多時鐘約束

當(dāng)系統(tǒng)內(nèi)部模塊采用了多個時鐘時，那就需要進(jìn)行多時鐘約束了。首先需要打開設(shè)置界面，在Synplify中選擇：File-》New-》Constraint File建立SDC文件，選擇時鐘約束如圖4.3所示：

圖4.3 多時鐘約束

對時鐘進(jìn)行如下約束后保存SDC文件，約束如圖4.4所示

圖4.4 多時鐘約束完成

4.3 Designer SmartTime時鐘約束

時鐘約束除了在Synplify中可以約束外，還可以在Designer SmartTime中設(shè)置時鐘約束，打開Designer Constraint，選擇Clock進(jìn)行針對每個使用時鐘的設(shè)置，如圖4.5所示：

圖4.5 Designer時序約束

4.4 時序報告分析

4.4.1 Synplify時序報告

當(dāng)約束了時序后，需要觀察時序報告，看時鐘能否達(dá)到我們需要的時鐘，首先觀察Synplify綜合報告。以多時鐘約束為例子，從Synplify得到的時序報告如圖4.6所示：

圖4.6 多時鐘約束時序報告

由上圖可知時序都滿足約束，未出現(xiàn)違規(guī)，可以在下面的報告中查看最差路徑，如圖4.7所示是clk2的最差路徑。

圖4.7 最差路徑

4.4.2 Designer SmartTime時序分析報告

當(dāng)設(shè)計經(jīng)過Synplify綜合給出網(wǎng)表文件后，還需要Designer進(jìn)行布局布線，通過布局布線優(yōu)化后的時序會有變化，因此，還需要分析布局布線后的時序，打開Designer-》Timing Analyzer查閱整體時序分析報告如圖4.8所示：

圖4.8 布局布線后時序報告

由Synplify綜合后的報告和Designer進(jìn)行布局布線后的報告可以看出，布局布線后優(yōu)化了一些時序，特別是clk2時鐘，通過布局布線后優(yōu)化到了184Mhz，完全滿足時序。

4.4.3 詳細(xì)時序報告圖

通過Synplify綜合后的和Designer進(jìn)行布局布線都只是看到了一個大體的時序報告，當(dāng)我們需要分析時序時候必須觀察仔細(xì)的時序報告，在SmartTime中提供這種報告功能，以clk2分析為例，在Timing Analyzer找到如下區(qū)域。

圖4.9 時序報告選擇

如圖4.9所示，選擇寄存器到寄存器進(jìn)行分析時鐘主頻。

圖4.10 寄存器到寄存器分析

如圖4.10所示，時序報告中給出了數(shù)據(jù)延時，時序余量，數(shù)據(jù)到達(dá)時間，數(shù)據(jù)需求時間，數(shù)據(jù)建立時間，以及最小周期和時鐘偏斜等信息，有了上一節(jié)的時序分析基礎(chǔ)知識，我們完全能看懂這些數(shù)據(jù)代表的意義，這樣對我們時序分析就知己知彼，進(jìn)一步雙擊其中一條路徑，還會給出這條路徑的硬件電路圖，如圖4.11所示，有了這些詳細(xì)的時序報告，對設(shè)計進(jìn)行調(diào)整更加清晰。

圖4.11 硬件路徑