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設(shè)計(jì)的一般步驟
結(jié)構(gòu)及電學(xué)特性編碼
HDL中的RTL編碼
為包含存儲(chǔ)單元的設(shè)計(jì)插入DFT memory BIST
為了驗(yàn)證設(shè)計(jì)功能，進(jìn)行詳盡的動(dòng)態(tài)仿真
實(shí)際環(huán)境設(shè)置，包括將使用的工藝庫及其他環(huán)境屬性
使用Design Compiler工具對具有掃描插入的設(shè)計(jì)進(jìn)行
約束和綜合設(shè)計(jì)
使用Design Compiler的內(nèi)建靜態(tài)時(shí)序分析機(jī)進(jìn)行模塊級靜態(tài)時(shí)序分析
設(shè)計(jì)的形式驗(yàn)證，使用Formality將TRL和綜合后的網(wǎng)表進(jìn)行對比
使用PrimeTime進(jìn)行整個(gè)設(shè)計(jì)布圖前的靜態(tài)時(shí)序分析
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