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摘 要 :可測試性設(shè)計（Design-For-Testability，DFT）已經(jīng)成為芯片設(shè)計中不可或缺的重要組成部分。它通過在芯片的邏輯設(shè)計中加入測試邏輯提高芯片的可測試性。在高性能通用CPU的設(shè)計中，可測試性設(shè)計技術(shù)得到了廣泛的應(yīng)用。本文結(jié)合幾款流行的CPU，綜述了可應(yīng)用于通用CPU等高性能芯片設(shè)計中的各種可測試性方法，包括掃描設(shè)計（Scan Design），內(nèi)建自測試（Built-In Self-Test，BIST），測試點插入（Test Point Insertion），與IEEE 1149.1標(biāo)準(zhǔn)兼容的邊界掃描設(shè)計（Boundary Scan Design，BSD）等技術(shù)。
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