隨著社會信息產(chǎn)業(yè)的發(fā)展，目前信息安全越來越受到重視。信息安全主要是由安全協(xié)議和密碼算法兩方面組成，其中密碼算法是信息安全的基礎(chǔ)和核心技術(shù)。目前密碼算法的實現(xiàn)逐漸由軟件向硬件實現(xiàn)過渡，硬件實現(xiàn)的密碼產(chǎn)品越來越多。

　　AES（Advanced Encryption Standard）高級加密標(biāo)準(zhǔn)作為新一代美國數(shù)據(jù)加密標(biāo)準(zhǔn)，實際上已經(jīng)成為國際標(biāo)準(zhǔn)，并且AES算法是免費公開的。AES算法具有優(yōu)秀的加/解密性能，簡單的實現(xiàn)形式，已經(jīng)越來越被信息安全界所采用。由于硬件實現(xiàn)AES算法具有更高的加密處理速度，更可靠的加密特性等優(yōu)點，所以對AES密碼算法加速器的硬件設(shè)計和研究具有重要意義。本文以數(shù)據(jù)安全存儲和安全傳輸?shù)葘τ布幚硭俣纫筝^高、對面積、功耗要求較小的場合為背景，以深亞微米IC（Integrated Circuit）設(shè)計技術(shù)為方法，闡述了一個高性能AES密碼算法加速器的設(shè)計與實現(xiàn)過程。

　　首先闡述了AES密碼算法的有限域運算數(shù)學(xué)知識，然后詳細(xì)描述算法流程，包括加密流程、解密流程和密鑰擴(kuò)展流程。在此基礎(chǔ)上對AES算法的實現(xiàn)進(jìn)行硬件設(shè)計，在總體結(jié)構(gòu)設(shè)計時將其劃分為輸入輸出、加密/解密和密鑰擴(kuò)展三個部分，在具體設(shè)計時，考慮到更好地支持各種工作模式，采用基本結(jié)構(gòu)作為密碼算法加/解密輪變換結(jié)構(gòu)。并逐步將功能細(xì)化，設(shè)計了輪結(jié)構(gòu)中S盒替換、行移位、列混合等各個變換以及輪密鑰生成模塊。采用Verilog HDL硬件描述語言實現(xiàn)了各個功能模塊。在各子模塊的設(shè)計中把加密/解密功能很好地融合在一起，實現(xiàn)硬件上的資源共享，減小面積開銷。