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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>Xilinx的時序設(shè)計與約束資料詳細說明

      Xilinx的時序設(shè)計與約束資料詳細說明

      2021-01-14 | rar | 1.42 MB | 次下載 | 免費

      資料介紹

      本文檔的主要內(nèi)容詳細介紹的是Xilinx的時序設(shè)計與約束資料詳細說明。

      　　約束會增加運行時，所以除非需要，否則不要使用它們

      　　更快的設(shè)計需要約束

      　　它取決于所選設(shè)備的速度等級，但一般來說，任何時鐘速度為50MHz或以下、邏輯電平數(shù)合理（7或以下）的設(shè)計都不需要時間限制

      　　超過50MHz的設(shè)計應(yīng)使用時序限制

      　　具有多個時鐘的設(shè)計應(yīng)具有定時限制

      　　如果您有一個信號時鐘，并且低于上述50MHz限制，您將不需要時間限制-如果需要，您可以隨時添加它們

      　　如果有多周期時鐘路徑，則需要約束

      　　在這些路徑中，您知道您有兩個或多個時鐘周期，以便在輸入更改后邏輯進入穩(wěn)態(tài)

      　　規(guī)則拇指：非計時運行除非你沒有達到你的時間目標(biāo)，否則不受約束地驅(qū)動PAR。

      　　有節(jié)制地添加約束，不要過度約束您的設(shè)計—這樣做無濟于事，增加約束會顯著增加您的運行時間

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