本文提出將廣泛用于測試領域的邊界掃描技術應用在基于FPGA的計算機硬件實驗課程
中，利用邊界掃描技術解決FPGA的配置和測試兩大關鍵問題。在PC機上編寫邊界掃描主控器的C語言代碼，驅動計算機并口對FPGA的TAP引腳進行控制，驗證了使用邊界掃描方法的正確性。
計算機硬件實驗包括數字邏輯電路設計，計算機組成原理實驗，微機接口實驗等，是計算機專業(yè)課程結構中非常重要的一部分。近年來，FPGA（現場可編程門陣列）的使用和使用VHDL 進行硬件設計快速增長, FPGA 可以無限次重復編程，只需要配置新的位流文件，就可以更新它的邏輯功能，這一特性給電路設計注入了新的活力，解決了過去計算機硬件實驗系統(tǒng)中實驗電路無法改變的弊端,使得FPGA 成為極具潛力的教學工具。在基于FPGA 的實驗方式下，教師可以根據教學需要方便地更新實驗要求，學生們能夠自由地進行硬件結構設計，實驗的靈活性大大提升。
目前基于FPGA（或CPLD）的計算機硬件實驗儀器大致有以下三種情況：（1）為目標FPGA配備一臺邏輯分析儀，這種方法速度快，功能強大，但是邏輯分析儀售價昂貴；（2）采用將FPGA的外圍引腳與開關、發(fā)光二極管等元件固定焊接，在電路設計中，將核心電路的輸入輸出端口約束到與開關、發(fā)光二極管相連接的引腳上，通過撥動開關和觀察發(fā)光二極管來驗證自己的設計，這種方法簡單直觀，但是開關等元件被學生經常撥動容易損壞帶來維修的問題，而且電路固定后，設計受到約束；（3）采用單片機聯合額外的可編程芯片對實驗用的FPGA進行控制和數據采集，采集結果返回給客戶端，在目標器件引腳十分密集的情況下，這種辦法FPGA與數據采集芯片之間的線路焊接非常麻煩，并且額外的器件帶來額外的成本。
本文獨創(chuàng)性地提出將廣泛用于測試領域的邊界掃描技術應用在基于FPGA 的計算機硬件實驗當中,這種方法簡單、穩(wěn)定、經濟。邊界掃描技術是聯合測試行動組（JTAG）面對日益復雜的IC 器件和電路板，而提出的一種可測性設計方法，1990 年，IEEE 接納該技術形成了IEEE1149.1 標準。邊界掃描技術通過在芯片邊緣加入邊界掃描寄存器的方法，使得器件的引腳以及內核具有可測可控性，并且復雜的測試過程通過僅僅四個測試存取端口（TAP）來控制。
實驗室常用的FPGA（或CPLD）都支持邊界掃描標準，在邊界掃描方式下，計算機硬件實驗系統(tǒng)從結構上看，只需要引出FPGA的四個邊界掃描專用引腳，不需要額外的電路，簡化了實驗儀的設計，使電路板的制作費用大大降低，節(jié)約了開發(fā)成本。并且對于所有符合邊界掃描標準的FPGA，配置和測試操作都可以通過同樣的四線接口來傳送，更換實驗器件由原先的十分繁瑣變得非常方便，大大增強了所設計實驗系統(tǒng)的通用性。