上一篇文章，介紹了基于STM32F103的JTAG邊界掃描應(yīng)用，演示了TopJTAG Probe軟件的應(yīng)用，以及邊界掃描的基本功能。本文介紹基于Xilinx FPGA的邊界掃描應(yīng)用，兩者幾乎是一樣。

1. 獲取芯片的BSDL文件

FPGA的BSDL文件獲取方式，可以參考之前的文章：BSDL文件獲取。 以Xilinx Kintex-7系列FPGA XC7K325T為例，可以在BSDL Library網(wǎng)站獲取，或者在ISE、Vivado的安裝目錄獲取，

D:ProgramXilinx14.7ISE_DSISEkintex7data D:ProgramXilinxVivadoVivado2018.3ids_liteISEkintex7data

2. 硬件連接

首先需要準(zhǔn)備好以下硬件：

JTAG調(diào)試器，如JLink V9標(biāo)準(zhǔn)版

一塊FPGA板子，如Xilinx XC7K325T

Xilinx的JTAG接口和Jlink的JTAG接口線序不一致，需要使用單獨(dú)的杜邦線分別連接TCK、TMS、TDI、TDO和VREF、GND信號(hào)。

3. 邊界掃描測(cè)試

打開TopJTAG新建工程，選擇JTAG設(shè)備為JLink

如果連接正常，會(huì)顯示當(dāng)前連接芯片的IDCODE

指定BSDL文件路徑，并進(jìn)行IDCODE校驗(yàn)。

初始狀態(tài)為stop狀態(tài)，

初始默認(rèn)為Sample狀態(tài)，點(diǎn)擊RUN按鈕，就可以看到所有管腳的實(shí)時(shí)狀態(tài)，黑色的是電源管腳，黑色的是高電平，藍(lán)色的是低電平。閃爍的說明當(dāng)前為高低電平翻轉(zhuǎn)狀態(tài)。

在左側(cè)Pins窗口或右側(cè)芯片視圖，選擇一個(gè)芯片管腳，右鍵，可以選擇添加到Watch窗口或Waveform窗口

Watch窗口可以看到管腳實(shí)時(shí)狀態(tài)，并且可以統(tǒng)計(jì)電平翻轉(zhuǎn)的次數(shù)，Waveform窗口可以顯示實(shí)時(shí)的波形。

Waveform支持放大、縮小、暫停等基本操作。

Pins窗口，選擇一個(gè)管腳右鍵之后，可以進(jìn)行命名，輸出高、低電平或高阻狀態(tài)。

支持多選之后，批量控制電平狀態(tài)

支持多選之后，批量添加到Waveform窗口

4. 總結(jié)

和單片機(jī)不同，大多數(shù)FPGA芯片都是BGA封裝的，管腳個(gè)數(shù)從200至1000不等，這也就意味著需要多層PCB來進(jìn)行硬件設(shè)計(jì)，密集的引腳和PCB的內(nèi)層走線，會(huì)導(dǎo)致故障的排查越來越困難，通過邊界掃描，可以方便、快捷的判斷出故障點(diǎn)，在產(chǎn)品研發(fā)、生產(chǎn)、測(cè)試階段可以大大提高效率。

審核編輯：湯梓紅