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時序

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這里所說的時序其實就是指時序圖，又名序列圖、循序圖、順序圖，是一種UML交互圖。它通過描述對象之間發(fā)送消息的時間順序顯示多個對象之間的動態(tài)協(xié)作。

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時序技術

SVA斷言的用法教程

SVA是System Verilog Assertion的縮寫，即用SV語言來描述斷言。斷言是對設計的屬性的描述，用以檢查設計是否按照預期執(zhí)行。

2025-05-15 標簽：模塊 Verilog System 485 0

詳解Prometheus的數(shù)據類型

對于 Prometheus 生態(tài)的監(jiān)控系統(tǒng)，PromQL 是必備技能，本文著重點講解這個查詢語言，摻雜一些生產實踐場景，希望對你有所幫助。

2025-05-13 標簽：監(jiān)控系統(tǒng)時序數(shù)據類型 454 0

Verilog仿真事件中的延時分析

在實際電路中存在兩種延遲，慣性延遲 (Inertial delay) 和傳導延遲 (Transport delay)。

2025-04-18 標簽：仿真 Verilog 時序 337 0

HMC856 5位寬帶數(shù)字時間延遲，采用SMT封裝技術手冊

HMC856LC5是一款寬帶時間延遲器件，具有5位數(shù)字控制功能，設計用于時序補償或時鐘偏斜管理應用。時間延遲提供接近100 ps的延遲范圍，具有3 p...

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DS1110L 3V、10抽頭硅延遲線技術手冊

DS1110L 10抽頭延遲線是3V版的DS1110。它含有10個等間隔的抽頭，可以提供10ns至500ns的延遲。DS1110L系列延遲線在3.3V，...

2025-04-16 標簽：延遲線引腳時序 280 0

FPGA實現(xiàn)AXI4總線的讀寫

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2025-01-22 標簽：FPGA 接口時序 3052 0

RGMII接口及其時序規(guī)范

1 接口定義 RGMII 由 GMII (Gigabit Media Independent Interface) 簡化演變而來，意為 Reduced ...

2024-12-30 標簽：接口時序 RGMII 4448 0

時序約束一主時鐘與生成時鐘

一、主時鐘create_clock 1.1 定義主時鐘是來自FPGA芯片外部的時鐘，通過時鐘輸入端口或高速收發(fā)器GT的輸出引腳進入FPGA內部。對于賽...

2024-11-29 標簽：時序主時鐘 1320 0

詳解I2S時序

01 整體概括最近調試了一款音頻采集芯片wm8731，包含兩路音頻輸入（ADC）和一路音頻輸出（DAC），音頻芯片與主控芯片通過I2S接口傳輸ADC采...

2024-11-26 標簽：時序 I2S wm8731 2216 0

詳解配置控制器局域網絡(CAN)位時序實現(xiàn)系統(tǒng)性能優(yōu)化

隔離有利于提高魯棒性，但同時也會增加發(fā)射和接收兩個方向的傳播延遲。必須使該延遲增加一倍，以支持兩個節(jié)點參與仲裁。如果系統(tǒng)允許的傳播延遲是固定的，在增加隔...

2024-11-15 標簽：CAN 時序局域網絡 2019 0

如何優(yōu)化FPGA設計的性能

優(yōu)化FPGA（現(xiàn)場可編程門陣列）設計的性能是一個復雜而多維的任務，涉及多個方面和步驟。以下是一些關鍵的優(yōu)化策略：一、明確性能指標確定需求：首先，需...

2024-10-25 標簽：FPGA 存儲器時序 931 0

DDR4時序參數(shù)介紹

DDR4（Double Data Rate 4）時序參數(shù)是描述DDR4內存模塊在執(zhí)行讀寫操作時所需時間的一組關鍵參數(shù)，它們直接影響到內存的性能和穩(wěn)定性。...

2024-09-04 標簽：DDR4 時序內存模塊 6910 0

數(shù)字芯片設計驗證經驗分享（第三部分）：將ASIC IP核移植到FPGA上——如何確保性能與時序以完成充滿挑戰(zhàn)的

本篇文章是SmartDV數(shù)字芯片設計經驗分享系列文章的第三篇，將繼續(xù)分享第五、第六主題，包括確保在FPGA上實現(xiàn)所需的性能和時鐘兩個方面的考量因素。

2024-08-26 標簽：FPGA asic 時序 2460 0

DRAM內存操作與時序解析

在數(shù)字時代，DRAM（動態(tài)隨機存取存儲器）扮演著至關重要的角色。它們存儲著我們的數(shù)據，也承載著我們的記憶。然而，要正確地操作DRAM并確保其高效運行，了...

2024-07-26 標簽：DRAM 存儲器時序 1251 0

為什么使用差分信號

差分信號是一種在電子和通信系統(tǒng)中廣泛使用的信號傳輸方式，它通過比較兩個電信號之間的差異（電壓差）來傳遞信息。與單端信號不同，后者只參考一個單一的電位，差...

2024-02-16 標簽：電壓時序差分信號 1806 0

FPGA設計的常用基本時序路徑分析

該條路徑包括了觸發(fā)器內部clock-to-Q的延遲，觸發(fā)器之間的由組合邏輯造成的路徑延遲以及目標觸發(fā)器的建立時間，其延時是數(shù)據從源觸發(fā)器開始，在下一個時...

2024-01-18 標簽：fpga 觸發(fā)器時序 1116 0

Vivado時序問題分析

有些時候在寫完代碼之后呢，Vivado時序報紅，Timing一欄有很多時序問題。

2024-01-05 標簽：時序代碼 Vivado 3081 0

從WasmEdge運行環(huán)境讀寫Rust Wasm應用的時序數(shù)據

WebAssembly (Wasm) 正在成為一個廣受歡迎的編譯目標，幫助開發(fā)者構建可遷移平臺的應用。最近 Greptime 和 WasmEdge 協(xié)作...

2023-12-22 標簽：時序 MySQL 編譯 1253 0

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如圖1，LLC有兩個諧振頻率。一個由諧振分量 Lr 和 Cr 確定。另一個由 Lm、Cr 和負載條件確定。隨著負載越來越重，諧振頻率將向更高的頻率移動。...

2023-12-12 標簽：負載 LLC 時序 4.0萬 0

嵌入式軟件時序設計相關的問題

軟件時序設計相關的問題時序問題是最容易出問題的地方，“時”代表時間順序和時效性，一旦執(zhí)行順序錯亂，或執(zhí)行過慢失去時效，就會導致錯誤。消息的串行化處理 ...

2023-12-07 標簽：數(shù)據處理嵌入式軟件時序 750 0

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