正點(diǎn)原子FPGA之SDRAM：SDRAM操作時(shí)序（2）

正點(diǎn)原子FPGA開(kāi)發(fā)板配套視頻

2019-09-05 標(biāo)簽：fpgasdram時(shí)序 2832 0

時(shí)序約束：輸入演示概念

約束有很多，并且總是有先后的，先約束哪些，再約束哪些，都有講究。按工程需要，定義好步驟，這樣就能一步一步約束，逐個(gè)思考，最終完成。

2019-12-20 標(biāo)簽：時(shí)序工程 2014 0

數(shù)字設(shè)計(jì)FPGA應(yīng)用：編譯軟件的安裝與使用

本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)...

2019-12-03 標(biāo)簽：fpgaxilinx時(shí)序 2189 0

數(shù)字設(shè)計(jì)FPGA應(yīng)用：阻塞與非阻塞

本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)...

2019-12-03 標(biāo)簽：fpga時(shí)序 2131 0

數(shù)字設(shè)計(jì)FPGA應(yīng)用：數(shù)據(jù)類型及變量、常量

本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)...

2019-12-03 標(biāo)簽：fpga時(shí)序數(shù)據(jù)類型 2368 0

FPGA視頻教程：時(shí)序分析基礎(chǔ)

時(shí)序電路，是由最基本的邏輯門電路加上反饋邏輯回路（輸出到輸入）或器件組合而成的電路，與組合電路最本質(zhì)的區(qū)別在于時(shí)序電路具有記憶功能。

2019-12-13 標(biāo)簽：fpga計(jì)數(shù)器時(shí)序 2178 0

FPGA的內(nèi)部結(jié)構(gòu)與組成分析

FPGA利用小型查找表（16×1RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了既可實(shí)現(xiàn)...

2019-12-26 標(biāo)簽：fpga觸發(fā)器時(shí)序 3021 0

時(shí)序約束：不需要檢查的路徑

時(shí)序表示動(dòng)態(tài)規(guī)?；蜻^(guò)程的時(shí)間演化。它們用于識(shí)別、建模和預(yù)測(cè)在離散時(shí)間間隔內(nèi)采樣的數(shù)據(jù)中的模式和行為?？紤]使用時(shí)間表而不是 timeseries 對(duì)象，以...

2019-12-20 標(biāo)簽：數(shù)據(jù)時(shí)序 2085 0

時(shí)序約束步驟：系統(tǒng)同步與源同步

針對(duì)普通時(shí)鐘系統(tǒng)存在著限制時(shí)鐘頻率的弊端，人們?cè)O(shè)計(jì)了一種新的時(shí)序系統(tǒng)，稱之為源同步時(shí)序系統(tǒng)。它最大的優(yōu)點(diǎn)就是大大提升了總線的速度，在理論上信號(hào)的傳送可以...

2019-12-20 標(biāo)簽：時(shí)鐘總線時(shí)序 4927 0

時(shí)序約束步驟：生成時(shí)鐘約束

差分時(shí)鐘是將數(shù)據(jù)從源傳送到目的地有兩種常用的電氣方法。一種方法使用“單端”發(fā)信號(hào)概念，它在發(fā)射機(jī)和接收機(jī)之間使用兩個(gè)導(dǎo)體。

2019-12-20 標(biāo)簽：數(shù)據(jù)時(shí)鐘時(shí)序 2463 0

時(shí)序約束的步驟分析

FPGA中的時(shí)序問(wèn)題是一個(gè)比較重要的問(wèn)題，時(shí)序違例，尤其喜歡在資源利用率較高、時(shí)鐘頻率較高或者是位寬較寬的情況下出現(xiàn)。建立時(shí)間和保持時(shí)間是FPGA時(shí)序約...

2019-12-23 標(biāo)簽：fpga芯片時(shí)序 2350 0

時(shí)序約束的四大步驟的具體介紹

FPGA中的時(shí)序問(wèn)題是一個(gè)比較重要的問(wèn)題，時(shí)序違例，尤其喜歡在資源利用率較高、時(shí)鐘頻率較高或者是位寬較寬的情況下出現(xiàn)。建立時(shí)間和保持時(shí)間是FPGA時(shí)序約...

2019-12-23 標(biāo)簽：fpga時(shí)鐘時(shí)序 4555 0

數(shù)字設(shè)計(jì)FPGA應(yīng)用:74x163回顧

本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)...

2019-12-05 標(biāo)簽：fpgaxilinx時(shí)序 3788 0

數(shù)字設(shè)計(jì)FPGA應(yīng)用：時(shí)序邏輯電路FPGA的實(shí)現(xiàn)

本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)...

2019-12-05 標(biāo)簽：fpga存儲(chǔ)時(shí)序 3203 0

時(shí)序邏輯：FPGA/ASIC電路結(jié)構(gòu)

FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic B...

2019-12-02 標(biāo)簽：fpgaasic時(shí)序 2016 0

FPGA之FPGA時(shí)序原理

FPGA的工作頻率由FPGA芯片以及設(shè)計(jì)決定，可以通過(guò)修改設(shè)計(jì)或者更換更快的芯片來(lái)達(dá)到某些苛刻的要求（當(dāng)然，工作頻率也不是無(wú)限制的可以提高，而是受當(dāng)前的...

2019-12-02 標(biāo)簽：fpga芯片時(shí)序 2750 0

AXI總線協(xié)議的幾種時(shí)序介紹

由于ZYNQ架構(gòu)和常用接口IP核經(jīng)常出現(xiàn) AXI協(xié)議，賽靈思的協(xié)議手冊(cè)講解時(shí)序比較分散。所以筆者收藏AXI協(xié)議的幾種時(shí)序，方便編程。

2019-05-12 標(biāo)簽：總線時(shí)序 1.1萬(wàn) 0

如何快速讀懂單片機(jī)時(shí)序圖實(shí)例教材說(shuō)明

對(duì)于芯片開(kāi)發(fā)使用來(lái)說(shuō)，時(shí)序圖是較為核心也較為重要的一個(gè)知識(shí)點(diǎn)。在廠家給出的芯片數(shù)據(jù)手冊(cè)中，時(shí)序圖也是非常重要的參數(shù)細(xì)節(jié)。開(kāi)發(fā)者拿到一款芯片時(shí)，首先需要做...

2019-05-03 標(biāo)簽：單片機(jī)時(shí)序LCD1602 4950 0

mig接口的讀寫時(shí)序

對(duì)于mig與DDR3/DDR2 SDRAM的讀寫時(shí)序我們不需要了解太多，交給mig就可以了。

2019-03-03 標(biāo)簽：接口時(shí)序 6615 0

FPGA設(shè)計(jì)中coding之前的五條鐵律

文件注釋：文件注釋就是一個(gè)說(shuō)明文：這通常在文件的頭部注釋，用于描述代碼為那個(gè)工程中，由誰(shuí)寫的，日期是多少，功能描述，有哪些子功能，及版本修改的標(biāo)示。這樣...

2019-01-26 標(biāo)簽：fpga時(shí)序 1085 0