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今天突然想聊一聊route相關(guān)的問題,講一講NDR是什么,我也梳理總結(jié)一下我對(duì)NDR的認(rèn)識(shí)。
2023-12-06 標(biāo)簽:芯片設(shè)計(jì)ECOFlip-Flop 3133 0
何謂芯片的“時(shí)鐘”?芯片時(shí)鐘是怎么一回事?
今天想來聊一聊芯片設(shè)計(jì)中的一個(gè)非?;A(chǔ)的概念——時(shí)鐘。對(duì)于外行來說聽到這個(gè)詞可能會(huì)感覺迷茫,猜一個(gè)大概意思吧可能也不太準(zhǔn)。
在timing path中為何ICG的delay跟一個(gè)組合邏輯似的?
在不人工干預(yù)的情況下,tool默認(rèn)會(huì)嘗試把reg1的CK pin和Reg2的CK pin做平。
在當(dāng)前的形式驗(yàn)證的領(lǐng)域,主要有兩個(gè)工具,一個(gè)就是Cadence的conformal,另外一個(gè)就是Synopsys的formality(以下簡(jiǎn)稱FM)。
Clock Gating的特點(diǎn)、原理和初步實(shí)現(xiàn)
當(dāng)下這社會(huì),沒有幾萬個(gè)Clock Gating,出門都不好意思和別人打招呼!
2023-07-17 標(biāo)簽:驅(qū)動(dòng)器寄存器RTL 5395 0
時(shí)序分析基本概念介紹<Uncertainty>
今天我們要介紹的時(shí)序分析命令是uncertainty,簡(jiǎn)稱時(shí)鐘不確定性。
2023-07-07 標(biāo)簽:時(shí)序分析CTS時(shí)序分析器 3876 0
時(shí)序分析基本概念介紹<generate clock>
今天我們要介紹的時(shí)序分析概念是generate clock。中文名為生成時(shí)鐘。generate clock定義在sdc中,是一個(gè)重要的時(shí)鐘概念。
時(shí)序分析Slew/Transition基本概念介紹
今天要介紹的時(shí)序分析基本概念是Slew,信號(hào)轉(zhuǎn)換時(shí)間,也被稱為transition time。
2023-07-05 標(biāo)簽:信號(hào)轉(zhuǎn)換器時(shí)序分析VDD 4382 0
今天我們要介紹的時(shí)序分析概念是clock gate。 clock gate cell是用data signal控制clock信號(hào)的cell,它被頻繁地用...
2023-07-03 標(biāo)簽:寄存器CTS時(shí)序分析器 3738 0
今天我們要介紹的時(shí)序概念是設(shè)計(jì)約束文件 **SDC** . 全稱 ***Synopsys design constraints*** . SDC是一個(gè)設(shè)...
CTS時(shí)鐘樹綜合對(duì)uncertainty的影響
在時(shí)鐘電路的設(shè)計(jì)中,存在 jitter 和 skew 問題。
2023-06-26 標(biāo)簽:時(shí)序邏輯電路時(shí)鐘電路PLL電路 2787 0
時(shí)鐘樹綜合CTS階段如何去降低Latency和Skew
對(duì)于時(shí)鐘樹綜合,各位后端工程師應(yīng)該都很熟悉,做好一個(gè)模塊/一個(gè)chip的時(shí)鐘樹,對(duì)整個(gè)項(xiàng)目 的功耗和Timing影響都是巨大的。
Congestion修復(fù)實(shí)例及腳本分享-加Blockage array/keepout margin
分享一個(gè)Congestion的示例與解決這個(gè)Congestion用的2種方法以及對(duì)應(yīng)的效果。
如何清除標(biāo)準(zhǔn)單元布局?驗(yàn)證Tie high/low Cells的過程
在對(duì)話框中選擇“Specified Objects”,勾選“Placed Standard Cells”然后點(diǎn)擊OK。
ICC2中的physical_status屬性值都有哪些區(qū)別呢
從前到后,該屬性越來越強(qiáng),自由度越來越低。該屬性是可以設(shè)置的,命令為:set_attribute(不像某些屬性是只能查看不能設(shè)置的)。
2022-10-26 標(biāo)簽:CTS 1889 0
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