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標簽 > D觸發(fā)器
觸發(fā)器是一個具有記憶功能的，具有兩個穩(wěn)定狀態(tài)的信息存儲器件，是構(gòu)成多種時序電路的最基本邏輯單元，也是數(shù)字邏輯電路中一種重要的單元電路。
觸發(fā)器是一個具有記憶功能的，具有兩個穩(wěn)定狀態(tài)的信息存儲器件，是構(gòu)成多種時序電路的最基本邏輯單元，也是數(shù)字邏輯電路中一種重要的單元電路。
在數(shù)字系統(tǒng)和計算機中有著廣泛的應(yīng)用。觸發(fā)器具有兩個穩(wěn)定狀態(tài)，即“0”和“1”，在一定的外界信號作用下，可以從一個穩(wěn)定狀態(tài)翻轉(zhuǎn)到另一個穩(wěn)定狀態(tài)。
觸發(fā)器有集成觸發(fā)器和門電路組成的觸發(fā)器。觸發(fā)方式有電平觸發(fā)和邊沿觸發(fā)兩種。
觸發(fā)器是一個具有記憶功能的，具有兩個穩(wěn)定狀態(tài)的信息存儲器件，是構(gòu)成多種時序電路的最基本邏輯單元，也是數(shù)字邏輯電路中一種重要的單元電路。
在數(shù)字系統(tǒng)和計算機中有著廣泛的應(yīng)用。觸發(fā)器具有兩個穩(wěn)定狀態(tài)，即“0”和“1”，在一定的外界信號作用下，可以從一個穩(wěn)定狀態(tài)翻轉(zhuǎn)到另一個穩(wěn)定狀態(tài)。
觸發(fā)器有集成觸發(fā)器和門電路組成的觸發(fā)器。觸發(fā)方式有電平觸發(fā)和邊沿觸發(fā)兩種。
D觸發(fā)器在時鐘脈沖CP的前沿（正跳變0→1）發(fā)生翻轉(zhuǎn)，觸發(fā)器的次態(tài)取決于CP的脈沖上升沿到來之前D端的狀態(tài)，即次態(tài)=D。因此，它具有置0、置1兩種功能。由于在
CP=1期間電路具有維持阻塞作用，所以在CP=1期間，D端的數(shù)據(jù)狀態(tài)變化，不會影響觸發(fā)器的輸出狀態(tài)。
D觸發(fā)器應(yīng)用很廣，可用做數(shù)字信號的寄存，移位寄存，分頻和波形發(fā)生器等。
1. 結(jié)構(gòu)
D觸發(fā)器（data flip-flop或delay flip-flop）由6個與非門組成，其中G1和G2構(gòu)成基本RS觸發(fā)器。電平觸發(fā)的主從觸發(fā)器工作時，必須在正跳沿前加入輸入信號。如果在CP高電平期間輸入端出現(xiàn)干擾信號，那么就有可能使觸發(fā)器的狀態(tài)出錯。而邊沿觸發(fā)器允許在CP觸發(fā)沿來到前一瞬間加入輸入信號。這樣，輸入端受干擾的時間大大縮短，受干擾的可能性就降低了。邊沿D觸發(fā)器也稱為維持-阻塞邊沿D觸發(fā)器。
2. 工作原理
SD和RD接至基本RS觸發(fā)器的輸入端，它們分別是預(yù)置和清零端，低電平有效。當SD=1且RD=0時（SD的非為0，RD的非為1，即在兩個控制端口分別從外部輸入的電平值，原因是低電平有效），不論輸入端D為何種狀態(tài)，都會使Q=0，Q非=1，即觸發(fā)器置0；當SD=0且RD=1（SD的非為1，RD的非為0）時，Q=1，Q非=0，觸發(fā)器置1，SD和RD通常又稱為直接置1和置0端。我們設(shè)它們均已加入了高電平，不影響電路的工作。
工作過程如下：
1）CP=0時，與非門G3和G4封鎖，其輸出Q3=Q4=1，觸發(fā)器的狀態(tài)不變。同時，由于Q3至Q5和Q4至Q6的反饋信號將這兩個門打開，因此可接收輸入信號D，Q5=D，Q6=Q5非=D非。
2）當CP由0變1時觸發(fā)器翻轉(zhuǎn)。這時G3和G4打開，它們的輸入Q3和Q4的狀態(tài)由G5和G6的輸出狀態(tài)決定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS觸發(fā)器的邏輯功能可知，Q=Q3非=D。
3）觸發(fā)器翻轉(zhuǎn)后，在CP=1時輸入信號被封鎖。這是因為G3和G4打開后，它們的輸出Q3和Q4的
狀態(tài)是互補的，即必定有一個是0，若Q3為0，則經(jīng)G3輸出至G5輸入的反饋線將G5封鎖，即封鎖了D通往基本RS觸發(fā)器的路徑；該反饋線起到了使觸發(fā)器維持在1狀態(tài)和阻止觸發(fā)器變?yōu)?狀態(tài)的作用，故該反饋線稱為置1維持線，置0阻塞線。Q4為0時，將G3和G6封鎖，D端通往基本RS觸發(fā)器的路徑也被封鎖。Q4輸出端至G6反饋線起到使觸發(fā)器維持在0狀態(tài)的作用，稱作置0維持線；Q4輸出至G3輸入的反饋線起到阻止觸發(fā)器置1的作用，稱為置1阻塞線。因此，該觸發(fā)器常稱為維持-阻塞觸發(fā)器。總之，該觸發(fā)器是在CP正跳沿前接受輸入信號，正跳沿時觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖，三步都是在正跳沿后完成，所以有邊沿觸發(fā)器之稱。與主從觸發(fā)器相比，同工藝的邊沿觸發(fā)器有更強的抗干擾能力和更高的工作速度。 /span》。由基本RS觸發(fā)器的邏輯功能可知，Q=Q3非=D。
D觸發(fā)器邏輯圖和邏輯符號
可以將JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器，其邏輯圖和邏輯符號如圖1（a）和（b）所示。當D=1，即
，
時，在CP的下降沿觸發(fā)器翻轉(zhuǎn)為（或保持）1態(tài)；當
，即
，
時，在CP的下降沿觸發(fā)器翻轉(zhuǎn)為（或保持）0態(tài)。
?。╝）邏輯圖（b）邏輯符號
圖1D觸發(fā)器
由以上可知，某個時鐘脈沖來到之后輸出端Q的狀態(tài)和該脈沖來到之前輸入端D的狀態(tài)一致，即
D觸發(fā)器的邏輯狀態(tài)表見表1。
表1 D觸發(fā)器的邏輯狀態(tài)表
D
功能
00
置0
1
10
置1
1
國內(nèi)生產(chǎn)的D觸發(fā)器主要是維持阻塞型（不在本書中討論），如雙上升沿D觸發(fā)器74LS74、四上升沿D觸發(fā)器74LS175等，它們在時鐘脈沖的上升沿觸發(fā)，邏輯符號如圖2所示，在CP輸入端不加小圓圈。
圖2上升沿D觸發(fā)器的邏輯符號圖3 D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器
也可將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，如圖3所示。它的邏輯功能是每來一個時鐘脈沖，翻轉(zhuǎn)一次，即
，具有記數(shù)功能。
D觸發(fā)器的結(jié)構(gòu)特點、工作原理及主要應(yīng)用
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負跳沿觸發(fā)的主從觸發(fā)器工作時，必須在正跳沿前加入輸入信號。如果在CP 高電平期間輸入端出現(xiàn)干擾信號，那么就有可能使觸發(fā)器的狀態(tài)出錯。而邊沿觸發(fā)器允許在C...
74ls74雙d觸發(fā)器引腳圖 74ls74雙D觸發(fā)器功能測試
74LS74內(nèi)含兩個獨立的D上升沿雙d觸發(fā)器，每個觸發(fā)器有數(shù)據(jù)輸入（D）、置位輸入（ ）復(fù)位輸入（ ）、時鐘輸入（CP）和數(shù)據(jù)輸出（Q）。 的低電平使輸...
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基本RS觸發(fā)器、同步RS觸發(fā)器、D觸發(fā)器
具有記憶功能的門電路，工作特征與上述兩種基本門和可控門數(shù)字電路，有了質(zhì)的差異?，F(xiàn)在的輸出結(jié)果并不一定是“現(xiàn)在的”輸入信號所導(dǎo)致的，可能為“過去時”，即“...
CP=1時，門。。打開，門。。被封鎖，從觸發(fā)器保持原來狀態(tài)不變，D信號進入主觸發(fā)器。但是要特別注意，這時主觸發(fā)器只跟隨而不鎖存，即。。跟隨D變化，D怎...
用D觸發(fā)器構(gòu)成異步二進制加／減計數(shù)器
計數(shù)器是一個用以實現(xiàn)計數(shù)功能的時序部件，它不僅可用來計脈沖數(shù)，還常用作數(shù)字系統(tǒng)的定時、分頻和執(zhí)行數(shù)字運算以及其它特定的邏輯功能。
74LS373是一款常用的地址鎖存器芯片，由八個并行的、帶三態(tài)緩沖輸出的D觸發(fā)器構(gòu)成。鎖存端LE 由高變低時，輸出端8 位信息被鎖存，直到LE 端再次有...
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類別：模擬數(shù)字 2012-05-25 標簽：霍爾傳感器D觸發(fā)器單穩(wěn)態(tài)觸發(fā)器
DM5474/DM7474器件芯片學(xué)習(xí)參考手冊立即下載
類別：IC datasheet pdf 2021-06-01 標簽：脈沖D觸發(fā)器DM7474
觸發(fā)器是一個具有記憶功能的二進制信息存儲器件，是構(gòu)成多種時序電路的最基本邏輯單元，也是數(shù)字邏輯電路中一種重要的單元電路。在數(shù)字系統(tǒng)和計算機中有著廣泛的應(yīng)...
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2010-09-20 標簽：D觸發(fā)器 2.2萬 0
圖中所示是用CMOS電路D觸發(fā)器組成的十進制環(huán)形計數(shù)器.圖中先將D觸發(fā)器拼成移位寄存器,然后把最后一級D觸發(fā)器
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