ARM體系結(jié)構(gòu)之內(nèi)存序與內(nèi)存屏障

本文介紹 Armv8-A 架構(gòu)的內(nèi)存序模型，并介紹 arm 的各種內(nèi)存屏障。本文還會(huì)指出一些需要明確內(nèi)存保序的場(chǎng)景，并指明如何使用內(nèi)存屏障以讓程序運(yùn)行正確。

2023-06-15 標(biāo)簽：處理器寄存器GRE 2130 0

Clock Domain Crossing跨時(shí)鐘域檢查

如今典型的SOC 芯片都功能復(fù)雜、接口豐富，在眾多復(fù)雜功能中不可能所有功能都同時(shí)工作，為了能耗，大多數(shù)SOC 芯片都會(huì)切分成多個(gè)電壓域

2023-06-28 標(biāo)簽：寄存器SoC芯片RTL 2128 0

什么是同步有限狀態(tài)機(jī)？為什么要用狀態(tài)機(jī)？怎么表示狀態(tài)機(jī)？

同步：所有的狀態(tài)跳轉(zhuǎn)都是在時(shí)鐘的作用下進(jìn)行

2023-07-17 標(biāo)簽：FPGA設(shè)計(jì)有限狀態(tài)機(jī)狀態(tài)機(jī) 2120 0

FPGA設(shè)計(jì)技巧—多時(shí)鐘域和異步信號(hào)處理解決方案

有一個(gè)有趣的現(xiàn)象，眾多數(shù)字設(shè)計(jì)特別是與FPGA設(shè)計(jì)相關(guān)的教科書都特別強(qiáng)調(diào)整個(gè)設(shè)計(jì)最好采用唯一的時(shí)鐘域。

2023-12-22 標(biāo)簽：FPGA設(shè)計(jì)信號(hào)處理同步器 2111 0

UART整體的仿真方法和testbench結(jié)構(gòu)講解

仿真部分結(jié)構(gòu)和設(shè)計(jì)類似，同樣有波特率、接收數(shù)據(jù)和發(fā)送數(shù)據(jù)模型。仿真的實(shí)現(xiàn)比較靈活，不用考慮可綜合性。

2023-06-05 標(biāo)簽：寄存器接收機(jī)FIFO存儲(chǔ) 2027 0

講解幾點(diǎn)關(guān)于FIFO IP核使用時(shí)的注意事項(xiàng)

FIFO？還是FIFO IP核？這也需要寫總結(jié)嗎？太容易了吧。如果我是一個(gè)正在處于面試找工作中的年輕人，肯定關(guān)注的是如何手撕FIFO，這也是當(dāng)時(shí)校招時(shí)候...

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)寄存器RAM 1980 0

跨時(shí)鐘域信號(hào)該如何處理呢？

跨時(shí)鐘域是如何產(chǎn)生的呢？現(xiàn)在的芯片（比如SOC，片上系統(tǒng)）集成度和復(fù)雜度越來越高，通常一顆芯片上會(huì)有許多不同的信號(hào)工作在不同的時(shí)鐘頻率下。

2023-06-27 標(biāo)簽：IC設(shè)計(jì)SoC系統(tǒng)同步器 1880 0

FIFO設(shè)計(jì)—異步FIFO

異步FIFO主要由五部分組成：寫控制端、讀控制端、FIFO Memory和兩個(gè)時(shí)鐘同步端

2023-05-26 標(biāo)簽：FIFO存儲(chǔ)時(shí)鐘域時(shí)鐘信號(hào) 1839 0

FIFO設(shè)計(jì)—同步FIFO

FIFO是異步數(shù)據(jù)傳輸時(shí)常用的存儲(chǔ)器，多bit數(shù)據(jù)異步傳輸時(shí)，無論是從快時(shí)鐘域到慢時(shí)鐘域，還是從慢時(shí)鐘域到快時(shí)鐘域，都可以使用FIFO處理。

2023-05-26 標(biāo)簽：存儲(chǔ)器DRAM芯片FIFO存儲(chǔ) 1838 0

AI芯片設(shè)計(jì)DNN加速器buffer管理策略

如前所述，數(shù)據(jù)緩存是創(chuàng)建高效DNN加速器的關(guān)鍵組件之一。因此，除了選擇適當(dāng)?shù)臄?shù)據(jù)流(控制數(shù)據(jù)緩存的位置和時(shí)間)外，DNN加速器還需要一個(gè)緩存方案

2023-10-17 標(biāo)簽：加速器緩沖器FIFO存儲(chǔ) 1804 0

如何配置sequence的仲裁算法和優(yōu)先級(jí)？

在UVM中，多個(gè)sequence可以同時(shí)被綁定到相同的sequencer并啟動(dòng)。這種測(cè)試場(chǎng)景在實(shí)際中是存在的，比如在模擬同一個(gè)總線master口上的不同...

2023-04-27 標(biāo)簽：處理器控制器UVM 1783 0

實(shí)際底層的RAM尺寸到底是多少呢？就是32x119嗎？

在ASIC設(shè)計(jì)中，我們使用FIFO或者RAM的時(shí)候經(jīng)常會(huì)用到校驗(yàn)位，例如奇偶校驗(yàn)或者ECC（海明碼）校驗(yàn)，當(dāng)然，也有可能不使用任何校驗(yàn)位。

2023-08-31 標(biāo)簽：RAMASIC設(shè)計(jì)ECC 1734 0

從鎖存器角度看亞穩(wěn)態(tài)發(fā)生的原因及方案簡(jiǎn)單分析

發(fā)生亞穩(wěn)態(tài)的原因是信號(hào)在傳輸?shù)倪^程中不能滿足觸發(fā)器的建立時(shí)間和保持時(shí)間。

2023-06-20 標(biāo)簽：鎖存器觸發(fā)器FIFO存儲(chǔ) 1730 0

在valid ready協(xié)議中對(duì)ready進(jìn)行timing修復(fù)打拍的方法

首先將把目標(biāo)設(shè)計(jì)想象成一個(gè)黑盒子,如圖1所示，我們的目標(biāo)是將READY_DOWN通過打拍的方法獲得時(shí)序優(yōu)化。

2023-06-27 標(biāo)簽：寄存器AXI總線FIFO存儲(chǔ) 1714 0

數(shù)字IC設(shè)計(jì)中的異步FIFO簡(jiǎn)介

在大規(guī)模ASIC設(shè)計(jì)中，**多時(shí)鐘系統(tǒng)**通常是不可避免的，這會(huì)導(dǎo)致不同時(shí)鐘域中的數(shù)據(jù)傳輸問題。

2023-09-20 標(biāo)簽：寄存器IC設(shè)計(jì)ASIC設(shè)計(jì) 1644 0

LWIP物理接口實(shí)現(xiàn)的設(shè)計(jì)方案

LWIP（Lightweight IP）是一個(gè)輕量級(jí)的開源TCP/IP協(xié)議棧，它專為嵌入式系統(tǒng)和小型設(shè)備而設(shè)計(jì)。LWIP旨在提供TCP/IP網(wǎng)絡(luò)協(xié)議支持...

2023-07-10 標(biāo)簽：以太網(wǎng)嵌入式系統(tǒng)LwIP協(xié)議 1590 0

芯片跨時(shí)鐘域設(shè)計(jì)案例簡(jiǎn)析(一）

最經(jīng)典的2DFF 1-bit同步器如下，下圖結(jié)構(gòu)通常用于單bit控制信號(hào)的異步處理

2024-01-18 標(biāo)簽：寄存器CDC同步器 1574 0

MIPI dsi TX移植注意事項(xiàng)-update4

MIPI Dsi的使用相比于CSI多了一些寄存器控制，生成的example直接仿真是可以的，但是修改了參數(shù)，一些參數(shù)也要做相應(yīng)的調(diào)整。

2023-05-23 標(biāo)簽：寄存器MIPIFIFO存儲(chǔ) 1568 0