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      標(biāo)簽　>　fpga設(shè)計

      fpga設(shè)計

      fpga設(shè)計

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      FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。

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      在SpinalHDL 1.7.0版本里，在仿真方面開始支持了VCS，這解決了在FPGA設(shè)計里采用Verilator時無法仿真廠商IP的問題。

      2022-10-18 標(biāo)簽：FPGA設(shè)計DDRVCS 1188 0

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      2023-06-18 標(biāo)簽：FPGA設(shè)計EDA工具VCD 1183 0

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      2023-07-17 標(biāo)簽：FPGA設(shè)計RTL狀態(tài)機 1182 0

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      2023-09-25 標(biāo)簽：dspFPGA設(shè)計乘法器 1180 0

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      2017-02-11 標(biāo)簽：FPGAFPGA設(shè)計賽靈思 1173 0

      FPGA內(nèi)部接口設(shè)計

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      在FPGA設(shè)計中，我們通常采用的都是“自頂向下”的設(shè)計方法，即現(xiàn)有頂層設(shè)計，再有細(xì)節(jié)設(shè)計。比如先有整個項目的功能框圖、數(shù)據(jù)流程圖等，然后再細(xì)分功能到一級...

      2023-09-07 標(biāo)簽：fpgaFPGA設(shè)計接口 1156 0

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      2023-07-18 標(biāo)簽：FPGA設(shè)計存儲器RTL 1155 0

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      首先我們做一個模塊，輸入信號T，代表輸出時鐘周期，輸出時鐘周期嚴(yán)格等于T，對于熟悉FPGA的小伙伴應(yīng)該很容易。

      2023-06-28 標(biāo)簽：鎖相環(huán)FPGA設(shè)計負(fù)反饋電路 1152 0

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      在FPGA處理完數(shù)字信號之后，我們有些情況下是需要將數(shù)字信號轉(zhuǎn)變?yōu)槟M信號再輸出的。比如音頻信號在濾波后，需要轉(zhuǎn)換為聲音信號進行輸出。

      2023-08-04 標(biāo)簽：示波器FPGA設(shè)計鎖存器 1150 0

      EDA工具如何為FPGA設(shè)計提供便捷高效的設(shè)計環(huán)境

      如今FPGA已進入硅片融合時代，集成了DSP、ARM等，這種混合系統(tǒng)架構(gòu)需要更好的開發(fā)環(huán)境，如嵌入式軟件工具OS支持、DSP編程、基于C語言的編程工具、...

      2019-01-25 標(biāo)簽：fpga設(shè)計eda工具 1145 0

      如何實現(xiàn)基于FPGA Vivado的74系列IP封裝呢？

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      雙擊桌面圖標(biāo)打開Vivado 2017.2，或者選擇開始>所有程序>Xilinx Design Tools> Vivado 2017....

      2023-07-30 標(biāo)簽：fpgaFPGA設(shè)計TCL 1135 0

      FPGA設(shè)計硬件語言Verilog中的參數(shù)化

      FPGA 設(shè)計的硬件語言Verilog中的參數(shù)化有兩種關(guān)鍵詞：define 和 paramerter,參數(shù)化的主要目的是代碼易維護、易移植和可讀性好。

      2022-12-26 標(biāo)簽：FPGA設(shè)計VerilogC語言 1110 0

      怎樣減少路徑上的LUT個數(shù)使速度更快呢？

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      對FPGA設(shè)計而言如果想速度更快則應(yīng)當(dāng)努力減少路徑上LUT的個數(shù)，而不是邏輯級數(shù)。

      2023-12-27 標(biāo)簽：FPGA設(shè)計LUT 1109 0

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      當(dāng)然，任何編程語言的學(xué)習(xí)都不是一朝一夕的事，經(jīng)驗技巧的積累都是在點滴中完成，F(xiàn)PGA設(shè)計也無例外。下面就以我的切身體會，談?wù)凢PGA設(shè)計的經(jīng)驗技巧。

      2022-10-25 標(biāo)簽：FPGA設(shè)計HDL編程語言 1108 0

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      仔細(xì)檢查一下設(shè)計中的PLL，是不是可以把兩個PLL整合為一個；或者是否可以對時鐘頻率做一些“整合”，盡量減少時鐘頻率數(shù)量，從而省去一個PLL。如果可以，...

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      FPGA六大應(yīng)用領(lǐng)域解析

      FPGA 在通信領(lǐng)域的應(yīng)用可以說是無所不能，得益于 FPGA 內(nèi)部結(jié)構(gòu)的特點，它可以很容易地實現(xiàn)分布式的算法結(jié)構(gòu)，這一點對于實現(xiàn)無線通信中的高速數(shù)字信號...

      2023-07-12 標(biāo)簽：FPGA設(shè)計以太網(wǎng)數(shù)字信號處理 1097 0

      限制原型驗證系統(tǒng)中FPGA數(shù)量的因素

      當(dāng)SoC系統(tǒng)的規(guī)模很大的時候，單片F(xiàn)PGA驗證平臺已經(jīng)無法容納這么多容量，我們將采取將SoC設(shè)計劃分為多個FPGA的映射。

      2023-04-06 標(biāo)簽：FPGA設(shè)計TDMSoC系統(tǒng) 1088 0

      做好FPGA設(shè)計需要掌握哪些知識

      成為一名說得過去的FPGA設(shè)計者，需要練好5項基本功：仿真、綜合、時序分析、調(diào)試、驗證。

      2023-09-28 標(biāo)簽：fpgaFPGA設(shè)計仿真 1087 0

      SPI協(xié)議驅(qū)動設(shè)計

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      I2C 即 Inter-Integrated Circuit（集成電路總線），這種總線類型是由飛利浦半導(dǎo)體公司在八十年代初設(shè)計出來的一種簡單、雙向、二線...

      2023-07-17 標(biāo)簽：FPGA設(shè)計EEPROMSPI協(xié)議 1065 0

      怎么去設(shè)計一種基于FPGA的多通道頻率檢測儀？

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      在數(shù)字接收機的各種參數(shù)中，頻率是重要的參數(shù)之一，它能反映接收機的功能和用途、以及頻譜寬度等重要指標(biāo)。

      2023-08-07 標(biāo)簽：FPGA設(shè)計數(shù)字濾波器多相濾波器 1043 0

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        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
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        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進行靜電中和等。
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        FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。
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        ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會使編程的可視化和交互性加強，編程門檻降低，即使沒有編程經(jīng)驗的人也可以嘗試給Arduino控制器編寫程序。
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        FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時間內(nèi)，裝備消費者所需的新一代汽車。
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        PCB封裝
        +關(guān)注
        pcb封裝就是把 實際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時進行調(diào)用。
      • QUARTUS II
        QUARTUS II
        +關(guān)注
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        +關(guān)注
        　　Artix-7 系列：相對于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半， 成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對的市場領(lǐng)域。
      • VHDL代碼
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        面包板是由于板子上有很多小插孔，專為電子電路的無焊接實驗設(shè)計制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
      • AXI
        AXI
        +關(guān)注
        AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時在突發(fā)傳輸中，只需要首地址，同時分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進行時序收斂。AXI是AMBA中一個新的高性能協(xié)議。
      • 特性阻抗
        特性阻抗
        +關(guān)注
        特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
      • 時鐘源
        時鐘源
        +關(guān)注
        時鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時鐘脈沖信號。它通常由石英 晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
      • AD采樣
        AD采樣
        +關(guān)注
        　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時間的倒數(shù)，模擬量可以是電壓、電流等電信號，也可以是壓力、溫度、濕度、位移、聲音等非電信號；而AD分辨率指數(shù)字量變化一個最小量時模擬信號的變化量。
      • 驅(qū)動電流
        驅(qū)動電流
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        Kintex-7
        +關(guān)注
        　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價格實現(xiàn)與其相當(dāng)性能，性價比提高了一倍，功耗降低了一半。
      • Protel DXP
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        +關(guān)注
      • FPGA教程
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