模擬IC設(shè)計(jì)原理圖1：邏輯電路是如何通過MOS管實(shí)現(xiàn)的

今天來聊聊我們常用的邏輯電路是如何通過MOS管實(shí)現(xiàn)的。

2023-10-30 標(biāo)簽：邏輯電路IC設(shè)計(jì)MOS管 5562 0

簡(jiǎn)述一種fifo讀控制的不合理設(shè)計(jì)案例

本文將簡(jiǎn)述一種fifo讀控制的不合理設(shè)計(jì)案例，在此案例中，異常報(bào)文將會(huì)堵在fifo中，造成頭阻塞。

2023-10-30 標(biāo)簽：IC設(shè)計(jì)輸出信號(hào)FIFO設(shè)計(jì) 642 0

如何防止靜電放電損傷呢？ESD的測(cè)試方法解析

NMOS我們通常都能看到比較好的Snap-back特性，但是實(shí)際上PMOS很難有snap-back特性，而且PMOS耐ESD的特性普遍比NMOS好，這個(gè)...

2023-10-26 標(biāo)簽：串聯(lián)電阻IC設(shè)計(jì)靜電放電 2607 0

流片為什么這么貴？有沒有什么辦法來降低流片成本？

都知道，芯片研發(fā)是一件特別燒錢的事兒，對(duì)于流片（Tape-out）大家一定都不陌生。

2023-10-23 標(biāo)簽：晶圓IC設(shè)計(jì)MPW 5260 0

IC設(shè)計(jì)：一種簡(jiǎn)單超時(shí)機(jī)制

在設(shè)計(jì)中，為了增加異常處理能力，保證設(shè)備的正常運(yùn)行，常常需要進(jìn)行超時(shí)判斷。

2023-10-19 標(biāo)簽：數(shù)據(jù)IC設(shè)計(jì)時(shí)鐘 678 0

寄存器寫保護(hù)的需求和硬件實(shí)現(xiàn)

在軟件硬件交互的過程中，通常需要軟件（host）對(duì)特定地址的寄存器進(jìn)行寫操作，告之硬件進(jìn)行特定的處理流程，我們?cè)凇禝C設(shè)計(jì)：軟硬件交互-polling》...

2023-10-17 標(biāo)簽：寄存器IC設(shè)計(jì)硬件 968 0

一顆芯片設(shè)計(jì)成型的主要四個(gè)部分

時(shí)序分析和驗(yàn)證時(shí)出現(xiàn)的錯(cuò)誤可能需要反復(fù)重做前面幾步才能解決，是一個(gè)多次迭代優(yōu)化的過程。 下面我來仔細(xì)介紹一下這六個(gè)步驟。

2023-10-17 標(biāo)簽：asicIC設(shè)計(jì)芯片設(shè)計(jì) 1728 0

IC設(shè)計(jì)：clock-gating綜合實(shí)現(xiàn)方案

當(dāng)CK為0時(shí)，ECK 恒定為0， q值為E：如果E為1，則q為1，如果E為0，則q為0。 當(dāng)CK為1時(shí)，ECK 恒定為q(n)，即對(duì)應(yīng)的上一次C...

2023-10-16 標(biāo)簽：asic寄存器IC設(shè)計(jì) 2462 0

一文講透靜電保護(hù)(ESD)原理和設(shè)計(jì)

先來談靜電放電(ESD: Electrostatic Discharge)是什么?這應(yīng)該是造成所有電子元器件或集成電路系統(tǒng)造成過度電應(yīng)力破壞的主要元兇。

2023-10-13 標(biāo)簽：三極管二極管ESD 2146 0

Virtuoso中使用skill腳本實(shí)現(xiàn)不同pdk的替換

IC設(shè)計(jì)中，時(shí)常會(huì)遇到工藝替換的問題，使用新工藝替換舊工藝，或者這家的換那家的。

2023-10-12 標(biāo)簽：IC設(shè)計(jì) 8826 0

數(shù)據(jù)選擇器的數(shù)字邏輯電路設(shè)計(jì)

在數(shù)字 IC 設(shè)計(jì)中，有時(shí)候需要從一組輸入數(shù)據(jù)中挑出某一個(gè)數(shù)據(jù)出來，比如，輸入有 “A、B、C、D” 四個(gè)數(shù)據(jù)

2023-10-09 標(biāo)簽：IC設(shè)計(jì)數(shù)字電路LUT 2034 0

比較器的數(shù)字邏輯電路設(shè)計(jì)

在**數(shù)字 IC 設(shè)計(jì)**中，總是需要對(duì)一些數(shù)據(jù)進(jìn)行 **大小的比較** ，例如比較兩個(gè)或者三個(gè)以上的數(shù)據(jù)的大小，接著進(jìn)行排序，最終輸出等等。

2023-10-09 標(biāo)簽：IC設(shè)計(jì)比較器二進(jìn)制 2810 0

初級(jí)數(shù)字IC設(shè)計(jì)-加法器

加法器（Adder）** 是非常重要的，它不僅是其它復(fù)雜算術(shù)運(yùn)算的基礎(chǔ)，也是** CPU **中** ALU **的核心部件（全加器）。

2023-10-09 標(biāo)簽：IC設(shè)計(jì)加法器半加器 1740 0

高級(jí)數(shù)字IC設(shè)計(jì)之灰度轉(zhuǎn)二值化設(shè)計(jì)

這是一個(gè)能夠成功上板實(shí)現(xiàn)的灰度轉(zhuǎn)二值的 Verilog 程序設(shè)計(jì)，詳細(xì)的數(shù)據(jù)延時(shí)與信號(hào)延時(shí)如下所示

2023-10-09 標(biāo)簽：IC設(shè)計(jì)RGBVerilog語言 621 0

IC設(shè)計(jì)：寄存器寫保護(hù)的以一種實(shí)現(xiàn)方式

在軟件硬件交互的過程中，通常需要軟件（host）對(duì)特定地址的寄存器進(jìn)行寫操作，告之硬件進(jìn)行特定的處理流程。

2023-10-09 標(biāo)簽：寄存器IC設(shè)計(jì)RAM 1152 0

深度探討2.5D/3D封裝發(fā)展歷程

打破IC發(fā)展限制，向高密度封裝時(shí)代邁進(jìn)。集成電路封裝是指將制備合格芯片、元件等裝配到載體上，采用適當(dāng)連接技術(shù)形成電氣連接，安裝外殼，構(gòu)成有效組件的整個(gè)過...

2023-10-08 標(biāo)簽：芯片集成電路IC設(shè)計(jì) 1655 0

國(guó)產(chǎn)EDA“夾縫”生存 集成電路設(shè)計(jì)和制造流程

EDA有著“芯片之母”稱號(hào)，一個(gè)完整的集成電路設(shè)計(jì)和制造流程主要包括工藝平臺(tái)開發(fā)、集成電路設(shè)計(jì)和集成電路制造三個(gè)階段，三個(gè)設(shè)計(jì)與制造的主要階段均需要對(duì)應(yīng)...

2023-09-28 標(biāo)簽：集成電路IC設(shè)計(jì)西門子 2749 0

PCB中的微帶線和帶狀線是什么？有哪些區(qū)別？

PCB 通常使用兩種類型的傳輸線：微帶線和帶狀線。每條傳輸線都由信號(hào)走線和參考平面組成。

2023-09-28 標(biāo)簽：電容器IC設(shè)計(jì)電磁波 1.9萬 0

RR輪詢調(diào)度？Verilog是如何實(shí)現(xiàn)RR輪詢調(diào)度的？

在設(shè)計(jì)中，我們經(jīng)常會(huì)用到RR（Round-Robin,RR）輪詢調(diào)度，用于保證在一個(gè)時(shí)間段內(nèi)的多個(gè)請(qǐng)求信號(hào)都能得到公平響應(yīng)。

2023-09-28 標(biāo)簽：寄存器IC設(shè)計(jì)鎖存器 4588 0