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      標(biāo)簽　>　rtl

      rtl

      rtl

      +關(guān)注1人關(guān)注

      RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫(xiě)，也叫暫存器轉(zhuǎn)移層次。

      文章：352個(gè) 瀏覽：60533次 帖子：96個(gè)

      rtl技術(shù)

      和大家聊聊IC芯片驗(yàn)證中的風(fēng)險(xiǎn)

      第一個(gè)，spec 理解錯(cuò)誤。這個(gè)問(wèn)題比較致命。有些bug是designer理解錯(cuò)了spec導(dǎo)致的，然后dv也理解錯(cuò)了，最終導(dǎo)致bug沒(méi)有驗(yàn)證出來(lái)。

      2022-10-17 標(biāo)簽：RTLIC芯片 1865 0

      集中式的版本控制和分布式版本控制介紹

      版本控制系統(tǒng)就是一種用于多人協(xié)同開(kāi)發(fā)的技術(shù)，可以管理我們對(duì)文件、目錄或工程等內(nèi)容的修改歷史，方便查看更改歷史記錄，還可以恢復(fù)以前的版本。

      2022-10-14 標(biāo)簽：RTL數(shù)字ICsvn 2194 0

      RTL表達(dá)式和運(yùn)算符

      經(jīng)過(guò)幾周的更新，SV核心部分用戶(hù)自定義類(lèi)型和包內(nèi)容已更新完畢，接下來(lái)就是RTL表達(dá)式和運(yùn)算符。

      2022-10-11 標(biāo)簽：RTL運(yùn)算符 2044 0

      利用硬件輔助工具加速芯片前端設(shè)計(jì)的功能性驗(yàn)證階段

      軟件仿真(Simulation)，F(xiàn)PGA原型驗(yàn)證(FPGA Based Prototyping)和硬件仿真加速(Emulation)這三種有效的功能驗(yàn)...

      2022-10-10 標(biāo)簽：FPGA設(shè)計(jì)RTLAHB總線 2009 0

      用于解碼器IP設(shè)計(jì)和合規(guī)性驗(yàn)證的比特流和軟件工具鏈DVK

      DVK是用于解碼器IP設(shè)計(jì)和合規(guī)性驗(yàn)證的比特流和軟件工具鏈。它是芯片RTL設(shè)計(jì)、目標(biāo)設(shè)備集成（如智能手機(jī)、智能電視、機(jī)頂盒）、發(fā)貨給客戶(hù)前的軟件堆棧驗(yàn)證...

      2022-10-08 標(biāo)簽：解碼器編碼器RTL 1593 0

      我們一般習(xí)慣在哪里開(kāi)發(fā)我們的功能覆蓋率模型呢

      上面class中聲明了一個(gè)covergroup，可以對(duì)類(lèi)中的屬性m_x、m_y和m_z進(jìn)行功能覆蓋率建模。

      2022-09-27 標(biāo)簽：RTL 871 0

      關(guān)于RTL表達(dá)式和運(yùn)算符

      經(jīng)過(guò)幾周的更新，SV核心部分用戶(hù)自定義類(lèi)型和包內(nèi)容已更新完畢，接下來(lái)就是RTL表達(dá)式和運(yùn)算符。

      2022-09-01 標(biāo)簽：硬件RTL移位器 2132 0

      關(guān)于數(shù)字硬件建模SystemVerilog

      經(jīng)過(guò)幾周的更新，SV核心部分用戶(hù)自定義類(lèi)型和包內(nèi)容已更新完畢，接下來(lái)就是RTL表達(dá)式和運(yùn)算符。

      2022-09-01 標(biāo)簽：硬件RTL編譯器 1570 0

      介紹3個(gè)時(shí)序優(yōu)化的RTL改動(dòng)及其中Formal SEC的角色

      介紹3個(gè)時(shí)序優(yōu)化的RTL改動(dòng)及其中Formal SEC的角色

      對(duì)于這種pipe個(gè)數(shù)變化，但是端到端功能不變的修改，同樣可以使用sequential FEC來(lái)進(jìn)行等價(jià)性比對(duì)。只不過(guò)有所區(qū)別的是，需要指定比對(duì)是late...

      2022-08-09 標(biāo)簽：寄存器RTL數(shù)字IC 2240 0

      RTL表達(dá)式和運(yùn)算符

      經(jīng)過(guò)幾周的更新，SV核心部分用戶(hù)自定義類(lèi)型和包內(nèi)容已更新完畢，接下來(lái)就是RTL表達(dá)式和運(yùn)算符。

      2022-07-27 標(biāo)簽：RTL運(yùn)算符 1953 0

      cocotb中的基礎(chǔ)語(yǔ)法與SystemVerilog中的常用語(yǔ)法對(duì)照總結(jié)

      cocotb中的基礎(chǔ)語(yǔ)法與SystemVerilog中的常用語(yǔ)法對(duì)照總結(jié)

      對(duì)于信號(hào)的讀取，我們?cè)赟ystemVerilog中，可以直接讀取信號(hào)值，而在cocotb中，其為接口變量提供了value方法屬性用于獲取信號(hào)值。

      2022-07-21 標(biāo)簽：仿真器RTLpython 4167 0

      RTL表達(dá)式和運(yùn)算符

      運(yùn)算符對(duì)操作數(shù)執(zhí)行操作。大多數(shù)運(yùn)算符都有兩個(gè)操作數(shù)。

      2022-07-21 標(biāo)簽：硬件編碼RTL 2078 0

      詳解RTL設(shè)計(jì)中多時(shí)鐘域的處理方法

      數(shù)字IC系統(tǒng)邏輯設(shè)計(jì)這部分主要介紹兩個(gè)方面，一個(gè)是RTL的設(shè)計(jì)基礎(chǔ);另一方面是verilog基本語(yǔ)法。這一篇文章主要介紹一下RTL的設(shè)計(jì)基礎(chǔ)。

      2022-05-17 標(biāo)簽：寄存器RTL多時(shí)鐘域 2102 0

      在RTL設(shè)計(jì)中如何做到低功耗設(shè)計(jì)

      做芯片第一應(yīng)該關(guān)注的是芯片的PPA（Performance， Power， Area），本篇淺顯的部分討論，第二個(gè) P，Power功耗，在RTL設(shè)計(jì)中如...

      2022-04-13 標(biāo)簽：芯片寄存器RTL 2296 0

      如何調(diào)試設(shè)計(jì)中的時(shí)鐘域交匯問(wèn)題

      如何調(diào)試設(shè)計(jì)中的時(shí)鐘域交匯問(wèn)題

      本篇博文中的分析是根據(jù)客戶(hù)真實(shí)問(wèn)題撰寫(xiě)的，該客戶(hù)發(fā)現(xiàn)即使時(shí)序已得到滿(mǎn)足的情況下，硬件功能仍出現(xiàn)錯(cuò)誤。最后發(fā)現(xiàn)，問(wèn)題與時(shí)鐘域交匯 （Clock Domai...

      2021-08-20 標(biāo)簽：寄存器RTLCDC 5589 0

      【紫光同創(chuàng)國(guó)產(chǎn)FPGA教程】【第六章】PDS下按鍵消抖實(shí)驗(yàn)

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      按鍵做為基本的人機(jī)輸入接口，在很多電子設(shè)計(jì)中都能見(jiàn)到，由于機(jī)械特性，在按鍵按下或松開(kāi)的時(shí)候，按鍵輸入值是有抖動(dòng)的，無(wú)論按下去是多平穩(wěn)，都難以消除抖動(dòng)，按...

      2021-02-04 標(biāo)簽：fpgaRTL按鍵 5751 0

      【紫光同創(chuàng)國(guó)產(chǎn)FPGA教程】【第三章】按鍵檢測(cè)實(shí)驗(yàn)

      【紫光同創(chuàng)國(guó)產(chǎn)FPGA教程】【第三章】按鍵檢測(cè)實(shí)驗(yàn)

      通過(guò)按鍵檢測(cè)實(shí)驗(yàn)，檢測(cè)開(kāi)發(fā)板的按鍵功能是否正常，了解硬件描述語(yǔ)言和FPGA的具體關(guān)系，學(xué)習(xí)PDS View RTL Schematic的使用。

      2021-02-02 標(biāo)簽：fpgaRTL按鍵 4614 0

      用Elaborated Design優(yōu)化RTL的代碼

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      在Vivado FlowNavigator中有一個(gè)Elaborated Design，如下圖所示，屬于RTL Analysis這一步對(duì)應(yīng)的設(shè)計(jì)。可能很多...

      2020-10-21 標(biāo)簽：RTLdesign 5678 0

      Vivado開(kāi)發(fā)技巧：綜合策略與合適的編譯順序

      綜合（Synthesis）是指將RTL設(shè)計(jì)轉(zhuǎn)換為門(mén)級(jí)描述。Vivado開(kāi)發(fā)套件中的綜合工具是一款時(shí)序驅(qū)動(dòng)型、專(zhuān)為內(nèi)存使用率和性能優(yōu)化的綜合工具，支持Sy...

      2020-12-29 標(biāo)簽：vhdlRTLVivado 6654 0

      進(jìn)行RTL代碼設(shè)計(jì)需要考慮時(shí)序收斂的問(wèn)題

      進(jìn)行RTL代碼設(shè)計(jì)需要考慮時(shí)序收斂的問(wèn)題

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      2020-11-20 標(biāo)簽：fpga寄存器RTL 4238 0

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        廣東高云半導(dǎo)體科技股份有限公司提供編程設(shè)計(jì)軟件、IP核、參考設(shè)計(jì)、演示板等服務(wù)的完整FPGA芯片解決方案。
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      線性穩(wěn)壓器 LDO 開(kāi)關(guān)穩(wěn)壓器 DC/DC 降壓轉(zhuǎn)換器 電源模塊 MOSFET IGBT
      振蕩器 諧振器 濾波器 電容器 電感器 電阻器 二極管 晶體管
      變送器 傳感器 解析器 編碼器 陀螺儀 加速計(jì) 溫度傳感器 壓力傳感器
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      5G m2m DSP MCU ASIC CPU ROM DRAM
      NB-IoT LoRa Zigbee NFC 藍(lán)牙 RFID Wi-Fi SIGFOX
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