Vivado仿真器和代碼覆蓋率簡析

編寫 HDL 通常是 FPGA 開發(fā)中耗時最少的部分，最具挑戰(zhàn)性和最耗時的部分可能是驗證。根據(jù)最終應(yīng)用程序，驗證可能非常簡單，也可能非常復(fù)雜，簡單的話只...

2023-08-03 標(biāo)簽：仿真器RTLVivado 2504 0

MicroBlaze串口設(shè)計

本系統(tǒng)中，Basys3的MicroBlaze模塊調(diào)用基于AXI協(xié)議的UART IP核，通過AXI總線實現(xiàn)MicroBlaze-UART之間的通信，完成串口打印。

2023-08-02 標(biāo)簽：FPGA設(shè)計連接器RTL 1956 0

RTL設(shè)計方法學(xué)及設(shè)計原理之?dāng)?shù)字信號的類型分析

理解了寄存器的原理，在了解實際電路設(shè)計方法之前，先讓我們了解一下，在數(shù)字集成電路設(shè)計時，需要處理一些什么樣的信號類型，并且如何通過常用的電路結(jié)構(gòu)實現(xiàn)對這...

2023-08-01 標(biāo)簽：寄存器數(shù)字信號RTL 2158 0

如何實現(xiàn)基于FPGA Vivado的74系列IP封裝呢？

雙擊桌面圖標(biāo)打開Vivado 2017.2，或者選擇開始>所有程序>Xilinx Design Tools> Vivado 2017....

2023-07-30 標(biāo)簽：fpgaFPGA設(shè)計TCL 1134 0

復(fù)位信號是什么意思？復(fù)位信號的作用？詳解Xilinx FPGA復(fù)位信號那些事

復(fù)位信號幾乎是除了時鐘信號外最常用的信號了，幾乎所有數(shù)字系統(tǒng)在上電的時候都會進行復(fù)位，這樣才能保持設(shè)計者確定該系統(tǒng)的系統(tǒng)模式的狀態(tài)，以便于更好的進行電子...

2023-07-27 標(biāo)簽：fpga驅(qū)動器反相器 1.0萬 0

ICer這5種bug你是不是經(jīng)常遇到？

錯誤的地方：在時鐘上升沿處處理復(fù)位信號，但未同步復(fù)位信號到時鐘域，可能導(dǎo)致復(fù)位信號的抖動或同步問題。

2023-07-21 標(biāo)簽：寄存器計數(shù)器RTL 761 0

什么是形式驗證(Formal驗證)？Formal是怎么實現(xiàn)的呢？

相信很多人已經(jīng)接觸過驗證。如我以前有篇文章所寫驗證分為IP驗證，F(xiàn)PGA驗證，SOC驗證和CPU驗證，這其中大部分是采用動態(tài)仿真(dynamic sim...

2023-07-21 標(biāo)簽：fpga仿真器SoC芯片 1.3萬 0

Signal tap邏輯分析儀使用教程

在之前的設(shè)計開發(fā)時，利用modelsim得出中間某單元的數(shù)據(jù)，并且輸入也是設(shè)計者在testbench中自己給出的。

2023-07-18 標(biāo)簽：FPGA設(shè)計存儲器RTL 1155 0

Clock Gating的特點、原理和初步實現(xiàn)

當(dāng)下這社會，沒有幾萬個Clock Gating，出門都不好意思和別人打招呼！

2023-07-17 標(biāo)簽：驅(qū)動器寄存器RTL 5395 0

FPGA狀態(tài)機設(shè)計思想

硬件電路設(shè)計通常以并行方式實現(xiàn)，但是在實際工程中經(jīng)常會存在系統(tǒng)按照順序邏輯執(zhí)行的需求。

2023-07-17 標(biāo)簽：FPGA設(shè)計RTL狀態(tài)機 1182 0

淺談RTL中常見的bug

在你們的工作中都遇到過哪些bug呢？下面這些你見過沒？

2023-07-15 標(biāo)簽：寄存器仿真時鐘 1252 0

RTL實例化的clock gating cell淺見

現(xiàn)在的深亞納米工藝的設(shè)計中，低功耗已經(jīng)是一個日漸總要的主題了，尤其是移動市場蓬勃發(fā)展起來之后，功耗的要求越來越嚴(yán)格，據(jù)傳，在高級的手機系統(tǒng)開發(fā)的過程中，...

2023-07-14 標(biāo)簽：控制器寄存器RTL 2824 0

RTL電路的設(shè)計原則和方法

既然RTL是寄存器傳輸級電路，那么電路設(shè)計就一定是以寄存器的特性為基礎(chǔ)進行設(shè)計。

2023-07-13 標(biāo)簽：寄存器加法器鎖存器 7255 0

寄存器是什么 掌握使用寄存器做設(shè)計需要注意的事項

既然RTL是以寄存器行為為基礎(chǔ)，那么就必須先了解寄存器是什么，并且掌握使用寄存器做設(shè)計需要注意的事項。

2023-07-13 標(biāo)簽：寄存器RTLD觸發(fā)器 2033 0

當(dāng)RTL代碼的接口中存在數(shù)組形式的接口時如何處理？

當(dāng)在SpinalHDL中調(diào)用別人的RTL代碼時，需要采用BlackBox進行封裝。對于大多數(shù)場景，想必小伙伴們都已輕車熟路。

2023-07-12 標(biāo)簽：轉(zhuǎn)換器RTLVerilog語言 640 0

RAL寄存器模型操作指南

寄存器模型操作，指的是通過寄存器模型對RTL中寄存器進行讀寫訪問，或者同步寄存器模型與RTL中寄存器的值。

2023-07-12 標(biāo)簽：寄存器RTLUVM 1372 0

如何在Advanced IO Wizard(XPHY)中使用XPIO_VREF

SelectIO架構(gòu)手冊 AM010 描述了如何使用 XPIO_VREF原語來調(diào)整 Internal Vref

2023-07-11 標(biāo)簽：接口RTLVersal 754 0

如何利用萊迪思宏設(shè)計流程縮短FPGA設(shè)計周期

隨著FPGA密度和復(fù)雜性的提高，設(shè)計團隊會將之前由其他類型的半導(dǎo)體（如ASIC和MCU）處理的設(shè)計遷移到這些更復(fù)雜的FPGA上。

2023-07-06 標(biāo)簽：濾波器FPGA設(shè)計寄存器 671 0

探討一下SDC的各種語法構(gòu)成和整體結(jié)構(gòu)

SDC是一個設(shè)計從RTL到netlist的橋梁，是FE/ME/BE都需要掌握的一項基本技能。通常情況來說，由前端工程師（designer）提供SDC文件...

2023-07-06 標(biāo)簽：EDA工具RTLDRC 5223 0