仿真測試1：半加器

做任何模塊前，要確定輸入輸出端口有哪些，有一個(gè)整體的概念；方便以后模塊調(diào)用；

2023-10-10 標(biāo)簽：EDA工具仿真器RTL 2079 0

如何用RTL原語實(shí)現(xiàn)MUX門級(jí)映射呢？

對(duì)于前端設(shè)計(jì)人員，經(jīng)常會(huì)需要一個(gè)MUX來對(duì)工作模式，數(shù)據(jù)路徑進(jìn)行明確（explicit）的聲明，這個(gè)對(duì)于中后端工程師下約束也很重要。這里介紹一種巧用的R...

2023-12-14 標(biāo)簽：HDLRTLMux 2059 0

寄存器是什么 掌握使用寄存器做設(shè)計(jì)需要注意的事項(xiàng)

既然RTL是以寄存器行為為基礎(chǔ)，那么就必須先了解寄存器是什么，并且掌握使用寄存器做設(shè)計(jì)需要注意的事項(xiàng)。

2023-07-13 標(biāo)簽：寄存器RTLD觸發(fā)器 2033 0

如何使用SystemC做RTL和C/C++的聯(lián)合仿真呢？

當(dāng)FPGA開發(fā)者需要做RTL和C/C++聯(lián)合仿真的時(shí)候，一些常用的方法包括使用MicroBlaze軟核，或者使用QEMU仿真ZYNQ的PS部分。

2023-12-13 標(biāo)簽：VHDL語言RTLC++語言 2001 0

時(shí)序（Timing）對(duì)功能ECO有多重要

功能ECO主要指當(dāng)RTL更新后對(duì)后端APR網(wǎng)表做的功能方面的改動(dòng)。

2023-07-05 標(biāo)簽：RTLDRCECO 1988 0

MicroBlaze串口設(shè)計(jì)

本系統(tǒng)中，Basys3的MicroBlaze模塊調(diào)用基于AXI協(xié)議的UART IP核，通過AXI總線實(shí)現(xiàn)MicroBlaze-UART之間的通信，完成串口打印。

2023-08-02 標(biāo)簽：FPGA設(shè)計(jì)連接器RTL 1956 0

我的第二個(gè)UVM代碼—連接interface

寫testbench最最核心的部分就是發(fā)激勵(lì)，今天用一個(gè)簡單的示例來介紹如何在uvm里給RTL發(fā)激勵(lì)。

2023-06-15 標(biāo)簽：存儲(chǔ)器仿真器RTL 1939 0

芯片設(shè)計(jì)里的Multi-Bit FF探究

在現(xiàn)代的芯片設(shè)計(jì)里邊，工程師在優(yōu)化功耗和面積上無所不有其極，這里討論的multi-bit FF 就是其中的一種方法或者稱之為一種流程。

2023-06-09 標(biāo)簽：晶體管LayoutRTL 1900 0

電阻-晶體管耦合邏輯電路圖分析

RTL電路的基本工作原理是：晶體管的基極、發(fā)射極和集電極分別與輸入信號(hào)源、負(fù)載電阻和電源連接。通過確定輸入和輸出的阻抗，并選擇合適的電容和電阻來實(shí)現(xiàn)阻抗...

2024-03-15 標(biāo)簽：電阻邏輯電路晶體管 1894 0

PCIe 5.0驗(yàn)證實(shí)戰(zhàn)，經(jīng)常遇到的那些問題？

PCIe 5.0是當(dāng)前最新的PCI Express規(guī)范，提供了更高的數(shù)據(jù)傳輸速率和更大的帶寬。

2023-10-27 標(biāo)簽：控制器寄存器RTL 1881 0

在RTL編碼中考慮延時(shí)、面積、功耗與布線的問題

看下面一段代碼，第四個(gè)else if 分支中的數(shù)據(jù)信號(hào)DATA_is_late_arriving延時(shí)比較高，要怎么處理，將電路的性能提高？

2023-06-05 標(biāo)簽：RAM比較器加法器 1871 0

一文掌握多片F(xiàn)PGA的多路復(fù)用

多片F(xiàn)PGA之間的互連，經(jīng)常提到多路復(fù)用的概念，也經(jīng)常提到TDM的概念，正確理解多路復(fù)用在多片F(xiàn)PGA原型驗(yàn)證系統(tǒng)中的機(jī)理，尤其是時(shí)序機(jī)制，對(duì)于我們正確...

2023-06-06 標(biāo)簽：fpga復(fù)用器多路復(fù)用 1867 0

什么是自動(dòng)時(shí)鐘門控結(jié)構(gòu)呢？關(guān)于自動(dòng)時(shí)鐘門控的解析

每次作為面試官問一些RTL功耗優(yōu)化的問題時(shí)候，都會(huì)希望聽到一個(gè)答案：優(yōu)化了RTL的clk-gating比例。

2023-12-04 標(biāo)簽：寄存器RTL觸發(fā)器 1839 0

FPGA設(shè)計(jì)的IP和算法應(yīng)用綜述

IP(Intelligent Property) 核是具有知識(shí)產(chǎn)權(quán)核的集成電路芯核總稱，是經(jīng)過反復(fù)驗(yàn)證過的、具有特定功能的宏模塊，與芯片制造工藝無關(guān)，可...

2024-03-07 標(biāo)簽：FPGA設(shè)計(jì)寄存器EDA工具 1837 0

SystemVerilog中的聯(lián)合(union)介紹

在 SystemVerilog 中，聯(lián)合只是信號(hào)，可通過不同名稱和縱橫比來加以引用。

2023-10-08 標(biāo)簽：RTLVerilog語言 1834 0

如何脫離Vivado建立單獨(dú)仿真環(huán)境軟件呢？

FPGA項(xiàng)目開發(fā)的過程中，需要完成設(shè)計(jì)代碼開發(fā)、驗(yàn)證環(huán)境搭建、仿真分析、板級(jí)驗(yàn)證等操作，在這個(gè)過程中，許多操作雖然必不可少但是步驟是重復(fù)的。

2023-09-27 標(biāo)簽：fpgaFPGA設(shè)計(jì)仿真 1827 0