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標(biāo)簽 > rtl
RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。
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Vim或者是gvim是我們IC設(shè)計(jì)或者驗(yàn)證工程師，日常工作當(dāng)中常用到的一個(gè)編輯器，我們的RTL代碼就是在vim當(dāng)中寫的，而gvim是vim的圖形化界面，...
2023-06-15 標(biāo)簽：IC設(shè)計(jì)RTLVIM 1407 0
FPGA設(shè)計(jì)中經(jīng)常犯的10個(gè)錯(cuò)誤
本文列出了FPGA設(shè)計(jì)中常見的十個(gè)錯(cuò)誤。我們收集了 FPGA 工程師在其設(shè)計(jì)中犯的 10 個(gè)最常見錯(cuò)誤，并提供了解決方案的建議和替代方案。本文假定讀者已...
2023-05-31 標(biāo)簽：fpgaFPGA設(shè)計(jì)RTL 1400 1
CDC 驗(yàn)證不僅在 RTL 有必要，在門級(jí)也必不可少。在 RTL，重點(diǎn)是通過識(shí)別 CDC 結(jié)構(gòu)和方案來確定時(shí)鐘域和 CDC 路徑。
”=“阻塞賦值與”<=“非阻塞賦值是verilog語言中的兩種不同的賦值方式，下面將對(duì)兩種賦值方式進(jìn)行比較。方便進(jìn)行理解和使用。
2023-09-12 標(biāo)簽：RTL時(shí)序邏輯電路阻塞賦值 1396 3
景芯SoC用always on的power domain電壓域的pwrdown_mux信號(hào)作為power switch cell的switch控制信號(hào)，...
2023-08-16 標(biāo)簽：控制器芯片設(shè)計(jì)RTL 1383 0
在Vivado Synthesis中怎么使用SystemVerilog接口連接邏輯呢？
SystemVerilog 接口的開發(fā)旨在讓設(shè)計(jì)中層級(jí)之間的連接變得更加輕松容易。 您可以把這類接口看作是多個(gè)模塊共有的引腳集合。
2024-03-04 標(biāo)簽：RTL時(shí)鐘信號(hào)CLK 1382 0
寄存器模型操作，指的是通過寄存器模型對(duì)RTL中寄存器進(jìn)行讀寫訪問，或者同步寄存器模型與RTL中寄存器的值。
在芯片驗(yàn)證中，我們隨機(jī)發(fā)送數(shù)據(jù)激勵(lì)，同時(shí)使用scoreboard進(jìn)行數(shù)據(jù)完整性檢查。 scoreboard使用的關(guān)鍵在于如何啟動(dòng)檢查以及檢查的內(nèi)容...
2023-04-28 標(biāo)簽：數(shù)據(jù)RTL芯片驗(yàn)證 1370 0
盡管對(duì)于工程師而言目標(biāo)始終是以原始形式對(duì)SoC源RTL進(jìn)行原型化，但在原型化工作的早期，SoC設(shè)計(jì)必須進(jìn)行必要的修改，以適應(yīng)FPGA原型系統(tǒng)。
2023-04-26 標(biāo)簽：SoC設(shè)計(jì)PADRTL 1358 0
Formal學(xué)習(xí)筆記之算法基礎(chǔ)學(xué)習(xí)
通常，我們會(huì)將spec和設(shè)計(jì)實(shí)現(xiàn)進(jìn)行比較。Spec相對(duì)來說比較抽象些，可以是些SVA的assertion，RTL model或者一些HVL，比如syst...
SoC的功能有多少可以通過FPGA原型驗(yàn)證平臺(tái)來驗(yàn)證？
我們當(dāng)然希望在項(xiàng)目中盡快準(zhǔn)備好基于FPGA原型驗(yàn)證的代碼，以便最大限度地為軟件團(tuán)隊(duì)和RTL驗(yàn)證人員帶來更客觀的收益。
芯片設(shè)計(jì)這個(gè)行當(dāng)，從大的方面講，主要分模擬和數(shù)字兩大塊，而每大塊又分前端和后端，我想大部分同學(xué)對(duì)這個(gè)肯定是非常清楚的，下面就數(shù)字電路聊聊芯片設(shè)計(jì)的一些事...
2023-11-25 標(biāo)簽：寄存器芯片設(shè)計(jì)RTL 1345 0
寄存器模型操作，指的是通過寄存器模型對(duì)RTL中寄存器進(jìn)行讀寫訪問，或者同步寄存器模型與RTL中寄存器的值。
中端設(shè)計(jì)在IC開發(fā)中的價(jià)值和思考
IC設(shè)計(jì)中通?；谠O(shè)計(jì)時(shí)間線/業(yè)務(wù)線分為前端設(shè)計(jì)和后端實(shí)現(xiàn)，這個(gè)也是大家通常所能理解和接受的。
2023-06-09 標(biāo)簽：IC設(shè)計(jì)RTLDFT 1329 0
如何優(yōu)化FPGA HLS設(shè)計(jì)呢？
用工具用 C 生成 RTL 的代碼基本不可讀。以下是如何在不更改任何 RTL 的情況下提高設(shè)計(jì)性能。
2023-10-30 標(biāo)簽：arm濾波器FPGA設(shè)計(jì) 1323 0
近幾年，芯片設(shè)計(jì)規(guī)模越來越大，這使得重跑一次綜合需要長達(dá)數(shù)小時(shí)，甚至幾天時(shí)間。
2023-06-15 標(biāo)簽：芯片設(shè)計(jì)RTLECO 1313 0
軟硬件聯(lián)合仿真在確保高效云解決方案的質(zhì)量、降低風(fēng)險(xiǎn)、節(jié)省時(shí)間和成本方面發(fā)揮著關(guān)鍵作用。
2023-10-16 標(biāo)簽：芯片設(shè)計(jì)RTLTLM 1292 0
軟件設(shè)計(jì)中，F(xiàn)SM(Finite-State Machine)分為3部分：狀態(tài)（State)，事件（Event)，動(dòng)作（Action)。
2023-08-22 標(biāo)簽：RTLUVM狀態(tài)機(jī) 1291 0
復(fù)位保護(hù)電路如何進(jìn)行復(fù)位保護(hù)？
復(fù)位保護(hù)電路，是在系統(tǒng)進(jìn)行復(fù)位的過程中對(duì)接口進(jìn)行硬性邏輯保護(hù)，避免毛刺和錯(cuò)誤對(duì)周圍系統(tǒng)產(chǎn)生影響的模塊。
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