如何對(duì)傳統(tǒng)的非DFX設(shè)計(jì)進(jìn)行調(diào)試呢？

對(duì)傳統(tǒng)的非DFX設(shè)計(jì)進(jìn)行調(diào)試時(shí)，一個(gè)重要環(huán)節(jié)是插入ILA（Integrated Logic Analyzer，集成邏輯分析儀）。

2023-08-10 標(biāo)簽：處理器VHDL語(yǔ)言RTL 1155 0

如何將SystemVerilog斷言屬性和覆蓋屬性置于在設(shè)計(jì)上？

功能覆蓋、激勵(lì)生成和運(yùn)行管理是當(dāng)今功能驗(yàn)證的三大相互關(guān)聯(lián)的任務(wù)。其中，功能覆蓋率可以說(shuō)是最重要的，主要是因?yàn)楦采w率收斂是tape的主要標(biāo)準(zhǔn)。

2024-05-28 標(biāo)簽：寄存器數(shù)據(jù)傳輸計(jì)數(shù)器 1153 0

如何實(shí)現(xiàn)基于FPGA Vivado的74系列IP封裝呢？

雙擊桌面圖標(biāo)打開(kāi)Vivado 2017.2，或者選擇開(kāi)始>所有程序>Xilinx Design Tools> Vivado 2017....

2023-07-30 標(biāo)簽：fpgaFPGA設(shè)計(jì)TCL 1134 0

SV線程的使用和控制

module (模塊）作為SV從Verilog繼承過(guò)來(lái)的概念，自然地保持了它的特點(diǎn)除了作為RTL模型的外殼包裝和實(shí)現(xiàn)硬件行為， 在更高層的集成層面，模塊...

2023-10-21 標(biāo)簽：Verilog時(shí)鐘RTL 1128 0

基于循環(huán)隊(duì)列的FIFO緩存實(shí)現(xiàn)

FIFO緩存是介于兩個(gè)子系統(tǒng)之間的彈性存儲(chǔ)器，其概念圖如圖1所示。它有兩個(gè)控制信號(hào)，wr和rd，用于讀操作和寫操作。當(dāng)wr被插入時(shí)，輸入的數(shù)據(jù)被寫入緩存...

2023-09-11 標(biāo)簽：寄存器fifoVerilog 1122 0

為多個(gè)Vivado?工程復(fù)用遠(yuǎn)程IP高速緩存

在設(shè)計(jì)周期中，您可保留多個(gè)版本的工程，這些工程使用相同的 IP 和相同的配置。重新運(yùn)行整個(gè)工程會(huì)導(dǎo)致每次都要重新生成 IP，很費(fèi)時(shí)間。

2023-09-22 標(biāo)簽：存儲(chǔ)器RTLVivado 1120 0

仿真測(cè)試2：全加器（模塊調(diào)用）

做任何模塊前，要確定輸入輸出端口有哪些，有一個(gè)整體的概念；方便以后模塊調(diào)用；

2023-10-10 標(biāo)簽：仿真器RTL全加器 1114 0

FPGA布局及資源優(yōu)化

Resource:兩片F(xiàn)PGA通過(guò)X12 gth互聯(lián)；每片F(xiàn)PGA使用48路serdes走光口與板外連接；

2023-06-20 標(biāo)簽：fpgaDDR3sRIO 1110 0

FPGA的編譯過(guò)程討論

構(gòu)建FPGA的第一階段稱為綜合。此過(guò)程將功能性RTL設(shè)計(jì)轉(zhuǎn)換為門級(jí)宏的陣列。這具有創(chuàng)建實(shí)現(xiàn)RTL設(shè)計(jì)的平面分層電路圖的效果。

2023-06-21 標(biāo)簽：fpgaRTL觸發(fā)器 1092 0

HLS中組合電路對(duì)設(shè)計(jì)的影響

該項(xiàng)目通過(guò)一個(gè)示例演示了 HLS 中組合電路對(duì)設(shè)計(jì)的影響。

2023-11-03 標(biāo)簽：邏輯電路asicRTL 1055 0

原來(lái)SpinalHDL中BlackBox封裝數(shù)組接口如此簡(jiǎn)單

當(dāng)在SpinalHDL中調(diào)用別人的RTL代碼時(shí)，需要采用BlackBox進(jìn)行封裝。對(duì)于大多數(shù)場(chǎng)景，想必小伙伴們都已輕車熟路。今天著重來(lái)看下當(dāng)RTL代碼的...

2023-05-22 標(biāo)簽：接口封裝RTL 1031 0

如何將布局受限的從屬entity應(yīng)用到另一個(gè)項(xiàng)目

為了方便大家理解，以下將準(zhǔn)備兩個(gè)項(xiàng)目，分別為 [項(xiàng)目A] 和 [項(xiàng)目B]。我們需要在 [項(xiàng)目B] 中實(shí)現(xiàn) [項(xiàng)目A] 中使用的低級(jí)別 entity。在這...

2024-08-22 標(biāo)簽：文件RTLquartus 989 0

Verilog編碼風(fēng)格的建議

良好的編碼風(fēng)格，有助于代碼的閱讀、調(diào)試和修改。雖然 Verilog 代碼可以在保證語(yǔ)法正確的前提下任意編寫，但是潦草的編碼風(fēng)格往往是一錘子買賣。

2023-06-01 標(biāo)簽：寄存器VerilogRTL 988 0

軟件仿真、硬件仿真、原型驗(yàn)證是如何工作的？

在整個(gè)芯片開(kāi)發(fā)中，芯片設(shè)計(jì)的驗(yàn)證階段就像一場(chǎng)前線戰(zhàn)斗，可以說(shuō)是整道防線上成敗的關(guān)鍵。在芯片進(jìn)入生產(chǎn)之前，需要保證其設(shè)計(jì)完全符合需求規(guī)格，解決所有潛在的風(fēng)...

2023-06-14 標(biāo)簽：寄存器VHDL語(yǔ)言RTL 975 0

Bittware提供開(kāi)放式FPGA堆棧和支持英特爾?oneAPI的加速卡

通過(guò)使用開(kāi)放式 FPGA 堆棧 (OFS) ，BittWare 在其 FPGA 解決方案上提供對(duì) oneAPI 的支持。

2024-03-29 標(biāo)簽：FPGA英特爾加速器 968 0

節(jié)省編譯時(shí)間的解決方法

影響編譯時(shí)間的因素有很多，包括工具流程、工具設(shè)置選項(xiàng)、RTL 設(shè)計(jì)、約束編輯、目標(biāo)器件以及設(shè)計(jì)實(shí)現(xiàn)期間各工具所面臨的任何關(guān)鍵問(wèn)題。除此之外，所使用的機(jī)器...

2023-09-27 標(biāo)簽：fpgaRTL編譯時(shí)間 956 0