一文掌握多片F(xiàn)PGA的多路復用

多片F(xiàn)PGA之間的互連，經(jīng)常提到多路復用的概念，也經(jīng)常提到TDM的概念，正確理解多路復用在多片F(xiàn)PGA原型驗證系統(tǒng)中的機理，尤其是時序機制，對于我們正確...

2023-06-06 標簽：fpga復用器多路復用 1785 0

中端設(shè)計在IC開發(fā)中的價值和思考

IC設(shè)計中通?；谠O(shè)計時間線/業(yè)務(wù)線分為前端設(shè)計和后端實現(xiàn)，這個也是大家通常所能理解和接受的。

2023-06-06 標簽：IC設(shè)計RTLDFT 717 0

分頻器之小數(shù)分頻設(shè)計

對于要求相位以及占空比嚴格的小數(shù)分頻，建議采用模擬電路實現(xiàn)。而使用數(shù)字電路實現(xiàn)只能保證盡量均勻，在長時間內(nèi)進行分頻。

2023-06-05 標簽：模擬電路分頻器移位寄存器 1972 0

RTL設(shè)計指導原則之面積和速度互換

一般來說，面積是一個設(shè)計所消耗的目標器件的硬件資源數(shù)量或者ASIC芯片的面積。

2023-06-05 標簽：FPGA設(shè)計加法器RTL 1690 0

在RTL編碼中考慮延時、面積、功耗與布線的問題

看下面一段代碼，第四個else if 分支中的數(shù)據(jù)信號DATA_is_late_arriving延時比較高，要怎么處理，將電路的性能提高？

2023-06-05 標簽：RAM比較器加法器 1725 0

2023-06-02 標簽：反相器RTL觸發(fā)器 2334 0

Verilog編碼風格的建議

良好的編碼風格，有助于代碼的閱讀、調(diào)試和修改。雖然 Verilog 代碼可以在保證語法正確的前提下任意編寫，但是潦草的編碼風格往往是一錘子買賣。

2023-06-01 標簽：寄存器VerilogRTL 886 0

Verilog狀態(tài)機的類型

有限狀態(tài)機（Finite-State Machine，F(xiàn)SM），簡稱狀態(tài)機，是表示有限個狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動作等行為的數(shù)學模型。

2023-06-01 標簽：VerilogRTL有限狀態(tài)機 2135 0

FPGA設(shè)計中經(jīng)常犯的10個錯誤

本文列出了FPGA設(shè)計中常見的十個錯誤。我們收集了 FPGA 工程師在其設(shè)計中犯的 10 個最常見錯誤，并提供了解決方案的建議和替代方案。本文假定讀者已...

2023-05-31 標簽：fpgaFPGA設(shè)計RTL 1350 1

從SoC仿真驗證到FPGA原型驗證的時機

我們當然希望在項目中盡快準備好基于FPGA原型驗證的代碼，以便最大限度地為軟件團隊和RTL驗證人員帶來更客觀的收益。

2023-05-30 標簽：驅(qū)動器存儲器SoC芯片 1098 0

Verilog的設(shè)計方法介紹

Verilog 的設(shè)計多采用自上而下的設(shè)計方法（top-down）。即先定義頂層模塊功能，進而分析要構(gòu)成頂層模塊的必要子模塊；

2023-05-29 標簽：fpga寄存器Verilog 1685 0

基于方法學flow來聊聊APR工具placement

眾所周知，在prePlace階段打完P(guān)ower后，需要使用APR工具把網(wǎng)表中存在的例化完的instance來全 局放置在core內(nèi)，這個布局階段（pla...

2023-05-29 標簽：寄存器RTLapr 2293 0

MIPI聲線測試套件

通常，驗證IP和設(shè)計集成需要深入了解協(xié)議和方法。這需要投入大量時間來建立內(nèi)部專業(yè)知識。為了加快這一過程，Synopsys 的 Soundwire VIP...

2023-05-26 標簽：VerilogRTL源代碼 1188 0

FPGA原型平臺門控時鐘自動轉(zhuǎn)換

現(xiàn)代FPGA綜合工具會自動執(zhí)行門控時鐘轉(zhuǎn)換，而無需更改RTL代碼中的設(shè)計，然而，我們可能需要適當?shù)厥謩又笇ЬC合工具執(zhí)行門控時鐘變換。

2023-05-23 標簽：時鐘緩沖器SoC設(shè)計RTL 2237 0

一文帶你了解Python的使用

各位ICer對面向?qū)ο蟮恼Z言Python想必并不陌生，作為繼Perl之后最知名，且一直持續(xù)保持著版本 更新的腳本語言

2023-05-23 標簽：TCLRTLURL 1141 0

SoC設(shè)計的IO PAD怎么移植到FPGA原型驗證

FPGA原型驗證系統(tǒng)要盡可能多的復用SoC相關(guān)的模塊，這樣才是復刻SoC原型的意義所在。

2023-05-23 標簽：時鐘緩沖器分頻器RTL 811 0

處理FPGA原型設(shè)計需要多長時間？

FPGA設(shè)計的五個主要任務(wù)：邏輯綜合、門級映射、整體功能邏輯布局、邏輯資源互連布線

2023-05-23 標簽：FPGA設(shè)計EDA工具RTL 727 0

ASIC物理設(shè)計流程概述

Physical design是將電路描述（circuit description）轉(zhuǎn)化成物理版圖（physical layout）的過程。

2023-05-23 標簽：RTLSTDASIC技術(shù) 1526 0

如何去實現(xiàn)一個半加器電路的設(shè)計呢？

加法器用于兩個數(shù)或者多個數(shù)的加和，加法器又分為半加器（half adder）和全加器（full adder）。

2023-05-22 標簽：led燈加法器RTL 6018 0