仿真測試1：半加器

做任何模塊前，要確定輸入輸出端口有哪些，有一個整體的概念；方便以后模塊調用；

2023-10-10 標簽：EDA工具仿真器RTL 2079 0

基于Verilog的經典數(shù)字電路設計—計數(shù)器

在數(shù)字系統(tǒng)中，使用得最多的時序電路差不多就是計數(shù)器了。計數(shù)器不僅能夠用于對時鐘脈沖計數(shù)，還可以用于分頻、定時、產生節(jié)拍脈沖、產生脈沖序列以及進行數(shù)字運算等等。

2023-10-09 標簽：計數(shù)器時序電路RTL 2096 0

JK觸發(fā)器與T觸發(fā)器的Verilog代碼實現(xiàn)和RTL電路實現(xiàn)

JK 觸發(fā)器的 Verilog 代碼實現(xiàn)和 RTL 電路實現(xiàn)

2023-10-09 標簽：RTLJK觸發(fā)器觸發(fā)器 5813 0

基于Verilog的經典數(shù)字電路設計（5）譯碼器

前面講完了編碼器，其實不知不覺地，也順便把譯碼器也講了，畢竟，二者是一個相反操作的過程，類似于加減，前進與后退，調制與解調，F(xiàn)FT 和 IFFT 等等。

2023-10-09 標簽：二進制LED驅動譯碼器 2629 0

基于Verilog的經典數(shù)字電路設計（4）編碼器

在近代戰(zhàn)爭中，軍事信息傳遞，例如通過發(fā)電報的方式，電報信息難免被敵方截獲，而我們又不得不通過發(fā)電報傳輸信息（喲，都近代了，就別飛鴿傳書了），所以發(fā)送方需...

2023-10-09 標簽：編碼器RTLLUT 3417 0

基于Verilog的經典數(shù)字電路設計（3）選擇器

在數(shù)字信號的傳輸過程中，有時需要從一組輸入數(shù)據中選出某一個來，比如輸入有 “A、B、C、D” 四個數(shù)據，那么我們想要哪個字母輸出，就可以設置哪個字母輸出

2023-10-09 標簽：邏輯電路RTL數(shù)據選擇器 4803 0

基于Verilog的經典數(shù)字電路設計（2）比較器

在數(shù)字系統(tǒng)中，總是需要對一些數(shù)據進行比較，比較兩個數(shù)值甚至多個數(shù)值的大小，然后進行排序，于是，數(shù)值比較器（Comparator）的邏輯電路便應運而生。

2023-10-09 標簽：邏輯電路比較器二進制 4391 0

基于Verilog的經典數(shù)字電路設計（1）加法器

加法器是非常重要的，它不僅是其它復雜算術運算的基礎，也是 CPU 中 ALU 的核心部件（全加器）。

2023-10-09 標簽：加法器RTL半加器 3470 0

如何使用Verilog語言進行仿真驗證

仿真驗證主要作用是搭建一個測試平臺，測試和驗證程序設計的正確性，驗證設計是否實現(xiàn)了我們所預期的功能。其結構如下圖所示。

2023-10-02 標簽：仿真驗證HDL語言Verilog設計 2311 0

IC設計之Verilog代碼規(guī)范

Verilog規(guī)范對于一個好的IC設計至關重要。

2023-08-17 標簽：IC設計Verilog程序 2032 0