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      標(biāo)簽　>　verilog

      verilog

      +關(guān)注29人關(guān)注

      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：708個(gè) 瀏覽：112052次 帖子：937個(gè)

      verilog技術(shù)

      Verilog語言中阻塞和非阻塞賦值的不同

      來源：《Verilog數(shù)字系統(tǒng)設(shè)計(jì)（夏宇聞）》 阻塞和非阻塞賦值的語言結(jié)構(gòu)是Verilog 語言中最難理解概念之一。甚至有些很有經(jīng)驗(yàn)的Verilog 設(shè)...

      2021-08-17 標(biāo)簽：振蕩器Verilog阻塞 6643 0

      淺談Verilog復(fù)雜時(shí)序邏輯電路設(shè)計(jì)實(shí)踐

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      筆試時(shí)也很常見。 ［例1］ 一個(gè)簡(jiǎn)單的狀態(tài)機(jī)設(shè)計(jì)－－序列檢測(cè)器 序列檢測(cè)器是時(shí)序數(shù)字電路設(shè)計(jì)中經(jīng)典的教學(xué)范例，下面我們將用Verilog HDL語言來描...

      2021-08-10 標(biāo)簽：VerilogHDL讀寫器 7390 0

      加法器是如何實(shí)現(xiàn)的

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      　verilog實(shí)現(xiàn)加法器，從底層的門級(jí)電路級(jí)到行為級(jí)，本文對(duì)其做出了相應(yīng)的闡述。

      2021-02-18 標(biāo)簽：Verilog加法器 6608 0

      【ZYNQ Ultrascale+ MPSOC FPGA教程】第三章Verilog基礎(chǔ)模塊介紹

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      Wire 類型變量，也叫網(wǎng)絡(luò)類型變量，用于結(jié)構(gòu)實(shí)體之間的物理連接，如門與門之間，不能儲(chǔ)存值，用連續(xù)賦值語句assign賦值，定義為wire [n-1:0...

      2021-01-21 標(biāo)簽：fpgaVerilogZynq 3862 0

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      本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA的入門基礎(chǔ)知識(shí)詳細(xì)說明。

      2020-12-20 標(biāo)簽：FPGAVerilog觸發(fā)器 1.0萬 0

      如何快速在Verilog和VHDL之間互轉(zhuǎn)

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      Verilog語言和VHDL語言是兩種不同的硬件描述語言，但并非所有人都同時(shí)精通兩種語言，所以在某些時(shí)候，需要把Verilog代碼轉(zhuǎn)換為VHDL代碼。本...

      2020-11-10 標(biāo)簽：Verilogvhdl 1.1萬 0

      Verilog設(shè)計(jì)增加延時(shí)的仿真技術(shù)

      作者：bleauchat 在設(shè)計(jì)仿真激勵(lì)文件時(shí)，為了滿足和外部芯片接口的時(shí)序要求，經(jīng)常會(huì)用到延時(shí)賦值語句，由于不同的延時(shí)賦值語句在仿真過程中行為不同，會(huì)...

      2020-11-25 標(biāo)簽：Verilog 2284 0

      基于共享緩存的架構(gòu)的系統(tǒng)“假性卡死”問題分析

      作者：高志凱 一次常規(guī)調(diào)試中發(fā)現(xiàn)上電后交換機(jī)多個(gè)口同時(shí)打流會(huì)導(dǎo)致卡死的現(xiàn)象，最后一步步分析問題出現(xiàn)的原因是位寬不夠?qū)е碌囊绯?。這讓我回想起團(tuán)隊(duì)已經(jīng)量產(chǎn)的...

      2020-11-26 標(biāo)簽：以太網(wǎng)交換機(jī)Verilog 2475 0

      Verilog中的賦值語句的區(qū)別

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      連續(xù)賦值語句總是處于激活狀態(tài)。只要任意一個(gè)操作數(shù)發(fā)生變化，表達(dá)式就會(huì)被立即重新計(jì)算，并且將結(jié)果賦給等號(hào)左邊的線網(wǎng)。

      2020-11-26 標(biāo)簽：存儲(chǔ)器Verilog 3888 0

      基于FPGA的Verilog實(shí)現(xiàn)VGA驅(qū)動(dòng)電路

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      VGA全稱是Video Graphics Array，即視頻圖形陣列，是一個(gè)使用模擬信號(hào)進(jìn)行視頻傳輸?shù)臉?biāo)準(zhǔn)。分辨率高，顯示速度快。 一、傳輸協(xié)議 VGA...

      2020-11-20 標(biāo)簽：fpgaVerilog模擬信號(hào) 5847 0

      關(guān)于verilog中的無符號(hào)數(shù)和有符號(hào)數(shù)

      在數(shù)字電路中，出于應(yīng)用的需要，我們可以使用無符號(hào)數(shù)，即包括0及整數(shù)的集合；也可以使用有符號(hào)數(shù)，即包括0和正負(fù)數(shù)的集合。在更加復(fù)雜的系統(tǒng)中，也許這兩種類型...

      2020-11-18 標(biāo)簽：Verilog數(shù)字電路 1.8萬 0

      FPGA工程的Verilog HDL初學(xué)者設(shè)計(jì)要點(diǎn)

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      要養(yǎng)成良好的Verilog代碼風(fēng)格，要先有硬件電路框圖之后再寫代碼的習(xí)慣，設(shè)計(jì)出良好的時(shí)序，這樣才能在FPGA開發(fā)或者ASIC設(shè)計(jì)中起到事半功倍的效果，...

      2020-11-19 標(biāo)簽：fpgaasicVerilog 3808 0

      淺談Verilog中wire和reg變量類型的區(qū)別

      Wire主要起信號(hào)間連接作用，用以構(gòu)成信號(hào)的傳遞或者形成組合邏輯。因?yàn)闆]有時(shí)序限定，wire的賦值語句通常和其他block語句并行執(zhí)行。

      2020-11-13 標(biāo)簽：寄存器Verilog編程語言 1.1萬 0

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      《迢迢牽牛星》 （南北朝）蕭統(tǒng) 迢迢牽牛星，皎皎河漢女。 纖纖擢素手，札札弄機(jī)杼。 終日不成章，泣涕零如雨。 河漢清且淺，相去復(fù)幾許？ 盈盈一水間，脈脈...

      2020-09-01 標(biāo)簽：fpgaVerilog 3983 0

      verilog中端口類型有哪三種_verilog語言入門教程

      本文主要闡述了verilog中端口的三種類型及verilog語言入門教程。

      2020-08-27 標(biāo)簽：Verilog端口 1.2萬 0

      Verilog HDL的程序結(jié)構(gòu)_veriloghdl的關(guān)鍵字

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      首先我們不開始講Verilog HDL的語法，我們從Verilog HDL的程序結(jié)構(gòu)出發(fā)。相信大家都看過芯片吧，它有個(gè)名字，有個(gè)外殼，外殼向外伸出有引腳...

      2020-08-27 標(biāo)簽：VerilogVerilog HDL 2707 0

      vhdl轉(zhuǎn)換為verilog_VHDL和Verilog誰更勝一籌

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      今天給大家分享一個(gè)VHDL和Verilog的工具。很多新手初次學(xué)習(xí)FPGA都曾遇到過一個(gè)問題：是學(xué)Verilog OR VHDL？

      2020-08-25 標(biāo)簽：Verilogvhdl 7168 0

      什么是組合邏輯電路 如何使用verilog描述組合邏輯電路

      什么是組合邏輯電路 如何使用verilog描述組合邏輯電路

      邏輯電路在任何時(shí)刻產(chǎn)生的穩(wěn)定的輸出信號(hào)僅僅取決于該時(shí)刻的輸入信號(hào)，而與過去的輸入信號(hào)無關(guān)，即與輸入信號(hào)作用前的狀態(tài)無關(guān)，這樣的電路稱為組合邏輯電路。

      2020-08-08 標(biāo)簽：邏輯電路Verilog 6224 0

      利用Verilog硬件描述語言實(shí)現(xiàn)DVB－H系統(tǒng)載波同步的設(shè)計(jì)方案

      利用Verilog硬件描述語言實(shí)現(xiàn)DVB－H系統(tǒng)載波同步的設(shè)計(jì)方案

      多數(shù)手機(jī)電視標(biāo)準(zhǔn)采用了OFDM 技術(shù)，但對(duì)于OFDM信號(hào)，載波頻偏將破壞信號(hào)子載波問的正交性，引入載波間干擾．一個(gè)小的頻偏就可能導(dǎo)致SNR的降低，所以，...

      2020-07-27 標(biāo)簽：芯片仿真verilog 4210 0

      在沒有綜合工具情況下，如何設(shè)計(jì)數(shù)字電路？

      雖然在FPGA中，利用綜合工具來可以將VHDL或者Verilog代碼轉(zhuǎn)化成電路。但是作為FPGA工程師而言，在沒有綜合工具的情況下，如何設(shè)計(jì)出數(shù)字電路呢...

      2020-06-17 標(biāo)簽：fpgaVerilog數(shù)字電路 3450 0

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      • Protues
        Protues
        +關(guān)注
        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
      • 靜電防護(hù)
        靜電防護(hù)
        +關(guān)注
        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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        Altium Designer
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      • FPGA芯片
        FPGA芯片
        +關(guān)注
        FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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        FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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        pcb封裝就是把 實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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        Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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        +關(guān)注
      • Artix-7
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        +關(guān)注
        　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半， 成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
      • VHDL代碼
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      • Protel 99 se
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        +關(guān)注
      • powerlink
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        +關(guān)注
      • 面包板
        面包板
        +關(guān)注
        面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
      • AXI
        AXI
        +關(guān)注
        AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
      • 特性阻抗
        特性阻抗
        +關(guān)注
        特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
      • 時(shí)鐘源
        時(shí)鐘源
        +關(guān)注
        時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英 晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
      • AD采樣
        AD采樣
        +關(guān)注
        　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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        驅(qū)動(dòng)電流
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      • Kintex-7
        Kintex-7
        +關(guān)注
        　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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        Protel DXP
        +關(guān)注
      • FPGA教程
        FPGA教程
        +關(guān)注
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