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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

Verilog HDL和VHDL的區(qū)別

Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完...

2020-06-17 標(biāo)簽：Verilog vhdl 1.4萬 0

IEEE Verilog阻塞賦值和非阻塞賦值的區(qū)別

阻塞賦值對(duì)應(yīng)的電路往往與觸發(fā)沿沒有關(guān)系，只與輸入電平的變化有關(guān)系。非阻塞賦值對(duì)應(yīng)的電路結(jié)構(gòu)往往與觸發(fā)沿有關(guān)系，只有在觸發(fā)沿時(shí)才有可能發(fā)生賦值的情況。

2020-06-17 標(biāo)簽：Verilog 阻塞賦值非阻塞賦值 1.2萬 0

盡可能避免在RTL中調(diào)用門級(jí)電路

隨著功能復(fù)雜度的快速提升，對(duì)芯片的要求也是隨著提高，所以現(xiàn)在一款芯片的開發(fā)，往往需要數(shù)十人，長達(dá)幾個(gè)月的共同開發(fā)才能完成。

2020-01-21 標(biāo)簽：verilog rtl 2612 0

FPGA設(shè)計(jì)的八個(gè)重要知識(shí)點(diǎn)

這里的面積指一個(gè)設(shè)計(jì)消耗FPGA/CPLD的邏輯資源的數(shù)量，對(duì)于FPGA可以用消耗的FF（觸發(fā)器）和LUT（查找表）來衡量，更一般的衡量方式可以用設(shè)計(jì)所...

2019-11-02 標(biāo)簽：fpga verilog 時(shí)序電路 1848 0

Mill：從無到有，F(xiàn)PGA工程師創(chuàng)業(yè)的過程

本期社區(qū)之星，我們邀請(qǐng)到了MYMINIEYE COO，資深FPGA工程師Mill，來給大家分享一下他從FPGA工程師到創(chuàng)業(yè)的過程。

2019-10-14 標(biāo)簽：fpga Xilinx Verilog 0 0

如何寫出行云流水般的高質(zhì)量代碼

針對(duì)代碼自動(dòng)生成問題，對(duì)于頂層模塊來說，承擔(dān)的功能是自動(dòng)地將底層數(shù)十個(gè)模塊連接起來。對(duì)于底層模塊來說，需要根據(jù)不同的功能定制需求，來自動(dòng)化地生成所有功能...

2019-10-08 標(biāo)簽：Verilog 代碼 Verilog HDL 4190 0

Verilog可綜合的循環(huán)語句

Verilog中提供了四種循環(huán)語句，可用于控制語句的執(zhí)行次數(shù)，分別為：for，while，repeat，forever。其中，for，while，rep...

2019-10-13 標(biāo)簽：verilog 2.0萬 0

基于Verilog的UART串行通信接口電路設(shè)計(jì)

UART（UniversalAnynchrONousReceiverTransmitter，通用異步接收發(fā)送器）是廣泛應(yīng)用的串行數(shù)據(jù)傳輸協(xié)議之一，其應(yīng)用...

2019-09-03 標(biāo)簽：RS232接口 Verilog 串行通信 2771 0

Verilog的基本設(shè)計(jì)單元模塊介紹

Verilog的基本設(shè)計(jì)單元是“模塊”(block)。一個(gè)模塊是由兩部分組成的，一部分描述接口，另一部分描述邏輯功能，即定義輸入是如何影響輸出的。

2019-06-26 標(biāo)簽：Verilog 1.3萬 0

課程4：Verilog語法基礎(chǔ)

Verilog HDL是一種硬件描述語言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡單的門和完整...

2019-12-23 標(biāo)簽：fpga verilog 時(shí)序 2801 0

正點(diǎn)原子開拓者FPGA：Verilog簡介

2019-09-09 標(biāo)簽：fpga 電路圖 verilog 5409 0

正點(diǎn)原子開拓者FPGA：Verilog程序框架

Verilog HDL 語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這...

2019-09-09 標(biāo)簽：fpga 監(jiān)控 verilog 3237 0

FPGA之硬件語法篇：用Verilog代碼仿真與驗(yàn)證數(shù)字硬件電路

大家都知道軟件設(shè)計(jì)使用軟件編程語言，例如我們熟知的C、Java等等，而FPGA設(shè)計(jì)使用的是HDL語言，例如VHDL和Verilog HDL。說的直白點(diǎn)，...

2019-12-05 標(biāo)簽：fpga 仿真 verilog 3619 0

組合邏輯的類型及Verilog實(shí)現(xiàn)

2019-11-28 標(biāo)簽：電路圖 verilog 3053 0

數(shù)字設(shè)計(jì)FPGA應(yīng)用：FPGA串口（A、B）電路設(shè)計(jì)

中國大學(xué)MOOC 本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語言及VIVAD...

2019-12-02 標(biāo)簽：fpga verilog 串口 2577 0

數(shù)字設(shè)計(jì)FPGA應(yīng)用：7系列FPGA IOB

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進(jìn)...

2019-12-02 標(biāo)簽：fpga xilinx verilog 4178 0

正點(diǎn)原子開拓者FPGA視頻:Verilog基礎(chǔ)語法

　　Verilog HDL是一種硬件描述語言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡單的門和...

2019-09-19 標(biāo)簽：fpga verilog 1965 0

正點(diǎn)原子開拓者FPGA視頻:Verilog高級(jí)知識(shí)點(diǎn)

Verilog HDL語言不僅定義了語法，而且對(duì)每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進(jìn)行驗(yàn)證...

2019-09-19 標(biāo)簽：fpga 仿真器 verilog 2307 0

FPGA之硬件語法篇：Verilog關(guān)鍵問題解惑

2019-12-05 標(biāo)簽：fpga verilog 代碼 1960 0

FPGA Verilog實(shí)現(xiàn)4位數(shù)碼管動(dòng)態(tài)顯示

2019-12-23 標(biāo)簽：fpga verilog 數(shù)碼管 1.3萬 0

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Protues

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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