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      標簽　>　verilog

      verilog

      +關(guān)注29人關(guān)注

      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：708個 瀏覽：112052次 帖子：937個

      verilog技術(shù)

      FPGA的Verilog代碼編寫規(guī)范

      　　注：以R起頭的是對編寫Verilog代碼的IP設(shè)計者所做的強制性規(guī)定，以G起頭的條款是建議采用的規(guī)范。每個設(shè)計者遵守本規(guī)范可鍛煉命名規(guī)范性。

      2023-08-15 標簽：fpgaVerilogRTL 2864 0

      設(shè)計一個計數(shù)器來講解時序邏輯

      設(shè)計一個計數(shù)器來講解時序邏輯

      時序邏輯是Verilog HDL 設(shè)計中另一類重要應(yīng)用。從電路特征上看來，其特點為任意時刻的輸出不僅取決于該時刻的輸入，而且還和電路原來的狀態(tài)有關(guān)。

      2023-08-14 標簽：fpga邏輯電路寄存器 1671 0

      Vitis HLS相關(guān)問答詳解

      需要手工在 C++ 代碼里明確指定可并行執(zhí)行的任務(wù)（用 task，添加頭文件 hls_task.h)，同時可并行執(zhí)行的 task 接口（對應(yīng) C++ 函...

      2023-08-11 標簽：amdVerilog函數(shù) 981 0

      Verilog HDL的歷史 FPGA硬件描述語言設(shè)計流程

      Verilog HDL的歷史 FPGA硬件描述語言設(shè)計流程

      硬件描述語言(HDL)是一種用形式化方法來描述數(shù)字電路和系統(tǒng)的語言。數(shù)字電路系統(tǒng)的設(shè)計者利用這種語言可以從上層到下層(從抽象到具體)逐層描述自己的設(shè)計思...

      2023-08-08 標簽：fpgaVerilogHDL 1872 0

      一文詳解UVM設(shè)計模式

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      本篇是對UVM設(shè)計模式 ( 二 ) 參數(shù)化類、靜態(tài)變量/方法/類、單例模式、UVM_ROOT、工廠模式、UVM_FACTORY[1]中單例模式的補充，分...

      2023-08-06 標簽：VerilogSystem函數(shù) 3281 0

      for循環(huán)語句基本用法及示例 介紹幾種可綜合的for循環(huán)語句

      利用for循環(huán)實現(xiàn)對信號的賦值。

      2023-08-03 標簽：VerilogVCSfor 3112 0

      pyverilog腳本的使用

      上節(jié)說到pyverilog有很多示例腳本，本節(jié)開始逐個分析。

      2023-08-02 標簽：Verilog函數(shù)腳本 1440 0

      Verilog Testbench怎么寫 Verilog Testbench文件的編寫要點

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      之前在使用Verilog做FPGA項目中、以及其他一些不同的場合下，零散的寫過一些練手性質(zhì)的testbench文件，開始幾次寫的時候，每次都會因為一些基...

      2023-08-01 標簽：fpga模塊Verilog 4963 0

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      Verilog是一種硬件描述語言，用于描述數(shù)字電路的結(jié)構(gòu)和行為。與傳統(tǒng)的編程語言不同，Verilog更加注重電路的行為和時序特性。

      2023-08-01 標簽：寄存器Verilog編程 6219 0

      spinalhdl轉(zhuǎn)Verilog可讀性 SpinalHDL開發(fā)流程

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      SpinalHDL是基于Scala全新的硬件描述語言，解決了不少Verilog等傳統(tǒng)HDL語言的痛點，可以快速的完成某些IP的開發(fā)，和完美的融入現(xiàn)有的開...

      2023-07-27 標簽：開發(fā)Verilogspinalhdl 3206 0

      Verilog設(shè)計寄存器

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      現(xiàn)代邏輯設(shè)計中，時序邏輯設(shè)計是核心，而寄存器又是時序邏輯的基礎(chǔ)，下面將介紹幾種常見的寄存器的Verilog設(shè)計代碼供初學(xué)者進行學(xué)習理解。

      2023-07-27 標簽：fpga寄存器Verilog 4313 0

      verilog可綜合的語法子集

      可綜合的語法是指硬件能夠?qū)崿F(xiàn)的一些語法，這些語法能夠被EDA工具支持，能夠通過編譯最終生成用于燒錄到FPGA器件中的配置數(shù)據(jù)流。

      2023-07-23 標簽：fpgaVerilogRTL 1940 0

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      2023-07-20 標簽：fpgaasic仿真 1367 0

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      高質(zhì)量的verilog代碼至少需要包含以下幾個要素：可讀性、功能、性能、標準化、穩(wěn)定性、可定位。

      2023-07-18 標簽：Verilog時鐘編程 1499 0

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      關(guān)于仿真里的后門訪問，之前的文章《三分鐘教會你SpinalHDL仿真中的后門讀寫》中有做過介紹，其針對的都是針對以SpinalHDL中的代碼進行的后門訪...

      2023-07-15 標簽：封裝仿真Verilog 1163 0

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      2023-07-02 標簽：asicVerilogHDL 1283 0

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      Bluespec SystemVerilog (BSV) 是由Arvind 開發(fā)的 Bluespec 語言，這是一種高級功能 硬件 描述編程語言，本質(zhì)上...

      2023-06-27 標簽：Verilog編程語言數(shù)字電路 1069 0

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        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風標電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
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        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進行靜電中和等。
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        +關(guān)注
        FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。
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        FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時間內(nèi)，裝備消費者所需的新一代汽車。
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        +關(guān)注
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        +關(guān)注
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        面包板是由于板子上有很多小插孔，專為電子電路的無焊接實驗設(shè)計制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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        +關(guān)注
        AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時在突發(fā)傳輸中，只需要首地址，同時分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進行時序收斂。AXI是AMBA中一個新的高性能協(xié)議。
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        特性阻抗
        +關(guān)注
        特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
      • 時鐘源
        時鐘源
        +關(guān)注
        時鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時鐘脈沖信號。它通常由石英 晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
      • AD采樣
        AD采樣
        +關(guān)注
        　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時間的倒數(shù)，模擬量可以是電壓、電流等電信號，也可以是壓力、溫度、濕度、位移、聲音等非電信號；而AD分辨率指數(shù)字量變化一個最小量時模擬信號的變化量。
      • 驅(qū)動電流
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        +關(guān)注
        　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價格實現(xiàn)與其相當性能，性價比提高了一倍，功耗降低了一半。
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        +關(guān)注
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