vitis

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Vitis Model Composer 是一款 Xilinx 工具包，支持在 MATALB? 和 Simulink? 環(huán)境中進(jìn)行快速設(shè)計(jì)探索和驗(yàn)證，并加速 Xilinx 器件的量產(chǎn)。

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vitis技術(shù)

Vitis嵌入式Linux:Sysroot和庫(kù)的用法

本文演示了在Vitis? 中對(duì) Linux 應(yīng)用程序開(kāi)發(fā)的過(guò)程中如何使用外部庫(kù)

2023-07-07 標(biāo)簽：嵌入式 Linux SDK 1333 0

使用VVAS開(kāi)發(fā)軟件應(yīng)用

Vitis 視頻分析 SDK 是在 AMD 平臺(tái)上構(gòu)建 AI 驅(qū)動(dòng)的智能視頻分析解決方案的完整軟件棧。它從 USB/MIPI 攝像頭、視頻文件或者 RT...

2023-08-02 標(biāo)簽：amd 接口攝像頭 1284 0

《基于“礦板”低成本學(xué)習(xí)Zynq系列》之八-定時(shí)器等外設(shè)測(cè)試

前面我們測(cè)試了DDR，片上memory，這一篇繼續(xù)測(cè)試片上外設(shè)，定時(shí)器等，以確認(rèn)SOC是否正常。

2023-07-20 標(biāo)簽：DDR soc 定時(shí)器 1282 0

如何在Vitis中把設(shè)置信息傳遞到底層的Vivado

本篇博文將繼續(xù)介紹在Vitis中把Settings信息傳遞到底層的Vivado。

2022-08-02 標(biāo)簽：Vivado Vitis 1232 0

Vitis軟件平臺(tái)安裝

Vitis軟件平臺(tái)由適用于交互式工程開(kāi)發(fā)的集成設(shè)計(jì)環(huán)境和適用于腳本化或手動(dòng)應(yīng)用開(kāi)發(fā)的命令行工具組成

2023-07-07 標(biāo)簽：WINDOWS 軟件平臺(tái)Vitis 1152 0

在Vitis中通過(guò)PSU DDR執(zhí)行MicroBlaze應(yīng)用

MicroBlaze CPU 是可修改的拖入式預(yù)設(shè) 32 位/64 位 RISC 微處理器配置系列。

2023-06-21 標(biāo)簽：cpu Xilinx 微處理器 1117 0

如何優(yōu)化HLS仿真腳本運(yùn)行時(shí)間

需求：由于自己目前一個(gè) HLS 仿真腳本需要運(yùn)行 1個(gè)多小時(shí)，先打算通過(guò)打印時(shí)間戳的方式找出最耗時(shí)的部分，然后想辦法優(yōu)化。

2024-02-23 標(biāo)簽：函數(shù)C++代碼 1051 0

Vitis加速庫(kù)：廣泛且性能優(yōu)化的開(kāi)源庫(kù)

Vitis 統(tǒng)一軟件平臺(tái)包括一組廣泛的、性能優(yōu)化的開(kāi)源庫(kù)，這些庫(kù)提供了即開(kāi)即用的加速功能，并且對(duì)現(xiàn)有應(yīng)用實(shí)現(xiàn)最小化代碼更改或零更改。

2023-10-30 標(biāo)簽：編程語(yǔ)言數(shù)據(jù)分析 Vitis 1046 0

使用VVAS調(diào)用HLS生成硬件加速器的主要流程

本篇博客介紹 VVAS 框架所支持調(diào)用的 H/W(HLS) 內(nèi)核。 H/W 內(nèi)核指的是使用 HLS 工具生成的在 FPGA 部分執(zhí)行的硬件功能模塊。

2023-08-04 標(biāo)簽：fpga amd 內(nèi)核 1035 0

使用AXI4-Lite將Vitis HLS創(chuàng)建的IP連接到PS

在 AXI 基礎(chǔ)第 6 講 - Vitis HLS 中的 AXI4-Lite 簡(jiǎn)介中，使用 C 語(yǔ)言在 HLS 中創(chuàng)建包含 AXI4-Lite 接口的 ...

2022-08-02 標(biāo)簽：AXI4 Vivado Vitis 994 0

Vitis HLS相關(guān)問(wèn)答詳解

需要手工在 C++ 代碼里明確指定可并行執(zhí)行的任務(wù)（用 task，添加頭文件 hls_task.h)，同時(shí)可并行執(zhí)行的 task 接口（對(duì)應(yīng) C++ 函...

2023-08-11 標(biāo)簽：amd Verilog 函數(shù) 982 0

如何在Vitis中設(shè)定Kernel的頻率

在Vitis 統(tǒng)一軟件平臺(tái)中使用Alveo系列開(kāi)發(fā)板設(shè)計(jì)加速Kernel時(shí)，系統(tǒng)會(huì)自動(dòng)為Kernel的時(shí)鐘設(shè)置默認(rèn)頻率。以 xilinx_u200_qd...

2022-08-02 標(biāo)簽：Kernel Vitis 939 0

使用AMD Vitis Unified IDE創(chuàng)建HLS組件

這篇文章在開(kāi)發(fā)者分享｜AMD Vitis HLS 系列 1 - AMD Vivado IP 流程（Vitis 傳統(tǒng) IDE）的基礎(chǔ)上撰寫(xiě)，但使用的是 ...

2025-06-20 標(biāo)簽：amd 嵌入式 Vivado 856 0

自動(dòng)刪除SDK/Vitis下驅(qū)動(dòng)程序的舊版本的Linux腳本

Xilinx的開(kāi)發(fā)工具SDK/Vitis都可以自動(dòng)根據(jù)Vivado設(shè)計(jì)，創(chuàng)建軟件工程，自動(dòng)配置各個(gè)外部設(shè)備的驅(qū)動(dòng)程序。為了兼容舊版本工程，SDK/Vit...

2022-08-02 標(biāo)簽：Linux Xilinx 驅(qū)動(dòng)程序 825 0

如何使用AMD Vitis HLS創(chuàng)建HLS IP

本文逐步演示了如何使用 AMD Vitis HLS 來(lái)創(chuàng)建一個(gè) HLS IP，通過(guò) AXI4 接口從存儲(chǔ)器讀取數(shù)據(jù)、執(zhí)行簡(jiǎn)單的數(shù)學(xué)運(yùn)算，然后將數(shù)據(jù)寫(xiě)回存...

2025-06-13 標(biāo)簽：amd 接口 Vivado 519 0

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