一区二区三区三上|欧美在线视频五区|国产午夜无码在线观看视频|亚洲国产裸体网站|无码成年人影视|亚洲AV亚洲AV|成人开心激情五月|欧美性爱内射视频|超碰人人干人人上|一区二区无码三区亚洲人区久久精品

電子發(fā)燒友網(wǎng)技術(shù)文庫(kù)為您提供最新技術(shù)文章，最實(shí)用的電子技術(shù)文章，是您了解電子技術(shù)動(dòng)態(tài)的最佳平臺(tái)。

• 基于FPGA的模數(shù)轉(zhuǎn)換器(ADC)或數(shù)模轉(zhuǎn)換器

  如果時(shí)鐘頻率為75MHz(1/4采樣頻率)并且有兩條可通過(guò)DDR對(duì)器件進(jìn)行采樣的數(shù)據(jù)總線，則可非常輕松地執(zhí)行恢復(fù)操作。這類ADC對(duì)輸入時(shí)序要求較為寬松。...

  766次閱讀 · 0評(píng)論 fpgaadcdac信號(hào)處理

• FPGA PCIE調(diào)試及DSP代碼的講解

  DSP存在PCIE_DATA 0x60000000~0x6FFFFFFF這段地址。在這段地址中寫(xiě)數(shù)據(jù)會(huì)觸發(fā)outbound寫(xiě)機(jī)制，在這段地址中讀數(shù)據(jù)會(huì)觸發(fā)outbound讀機(jī)制。...

  1819次閱讀 · 0評(píng)論 fpgaPCIe

• FPGA芯片結(jié)構(gòu)介紹及工作原理解析

  由于FPGA需要被反復(fù)燒寫(xiě)，它實(shí)現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像ASIC那樣通過(guò)固定的與非門來(lái)完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。...

  1390次閱讀 · 0評(píng)論 fpgaasicsrameda

• 可編程邏輯器件的發(fā)展歷史，CPLD工作原理與簡(jiǎn)介

  內(nèi)嵌功能模塊主要指DLL（Delay Locked Loop）、PLL（Phase Locked Loop）、DSP和CPU等軟處理核（Soft Core）?，F(xiàn)在越來(lái)越豐富的內(nèi)嵌功能單元，使得單片F(xiàn)PGA成為了系統(tǒng)級(jí)的設(shè)計(jì)工具，使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向SOC平臺(tái)過(guò)渡。...

  4384次閱讀 · 0評(píng)論 fpgacpldRAMXilinx可編程邏輯

• FPGA設(shè)計(jì)硬件語(yǔ)言Verilog中的參數(shù)化

  FPGA 設(shè)計(jì)的硬件語(yǔ)言Verilog中的參數(shù)化有兩種關(guān)鍵詞：define 和 paramerter,參數(shù)化的主要目的是代碼易維護(hù)、易移植和可讀性好。...

  1110次閱讀 · 0評(píng)論 FPGA設(shè)計(jì)VerilogC語(yǔ)言

• Achronix Speedcore eFPGA IP性能介紹

  相對(duì)于FPGA+SoC的方案，集成了eFPGA的SoC或者ASIC將在功耗、單位成本、延遲和連接帶寬方面獲得巨大收益，其價(jià)值已經(jīng)得到全球數(shù)十家頂級(jí)創(chuàng)新公司驗(yàn)證。...

  617次閱讀 · 0評(píng)論 fpga集成電路adasAchronix
  

• 萊迪思推出Avant平臺(tái)，解鎖FPGA創(chuàng)新新高度

  如今的企業(yè)面臨著諸多挑戰(zhàn)：快速變化的技術(shù)環(huán)境、對(duì)互連和智能似乎無(wú)止盡的需求以及網(wǎng)絡(luò)邊緣數(shù)據(jù)的爆發(fā)式增長(zhǎng)。系統(tǒng)設(shè)計(jì)人員和開(kāi)發(fā)人員比以往任何時(shí)候都更需要高效靈活的處理解決方案來(lái)滿足這種加速的創(chuàng)新需求。...

  376次閱讀 · 0評(píng)論 fpga萊迪思

• 如何解決FPGA高速時(shí)序收斂問(wèn)題

  隨著物聯(lián)網(wǎng)、機(jī)器人、無(wú)人機(jī)、可穿戴/植入設(shè)備等低功耗便攜式設(shè)備越來(lái)越普及，超低功耗SoC芯片技術(shù)也面臨著越來(lái)越大的挑戰(zhàn)。為了降低這些SoC芯片的功耗，人們提出了如上圖所示的各種技術(shù)。...

  1169次閱讀 · 0評(píng)論 fpga機(jī)器人物聯(lián)網(wǎng)同步器

• 關(guān)于FPGA的46個(gè)基本概念你都知道嗎

  DRAM ：動(dòng)態(tài)隨機(jī)存儲(chǔ)器，必須不斷的重新的加強(qiáng) (REFRESHED) 電位差量，否則電位差將降低至無(wú)法有足夠的能量表現(xiàn)每一個(gè)記憶單位處于何種狀態(tài)。...

  3473次閱讀 · 0評(píng)論 fpgaDRAM有源濾波器

• 關(guān)于FPGA上HBM 425GB/s內(nèi)存帶寬的實(shí)測(cè)

  在FPGA上對(duì)傳統(tǒng)內(nèi)存進(jìn)行基準(zhǔn)測(cè)試。先前的工作[20]，[22]，[23]，[47]試圖通過(guò)使用高級(jí)語(yǔ)言（例如OpenCL）在FPGA上對(duì)傳統(tǒng)存儲(chǔ)器（例如DDR3）進(jìn)行基準(zhǔn)測(cè)試。相反，我們?cè)谧钕冗M(jìn)的FPGA上對(duì)HBM進(jìn)行基準(zhǔn)測(cè)試。...

  1971次閱讀 · 0評(píng)論 fpgaDRAM存儲(chǔ)器

• 基于FPGA的將脈沖神經(jīng)網(wǎng)絡(luò)(SNN)部署

  各神經(jīng)元根據(jù)當(dāng)前時(shí)間步內(nèi)接受的脈沖累加計(jì)算新的膜電位，更新后需要判斷當(dāng)前膜電位是否超過(guò)脈沖發(fā)放的閾值膜電位，如果沒(méi)有超過(guò)，則該神經(jīng)元在本次時(shí)間步內(nèi)不再執(zhí)行任何計(jì)算;如果超過(guò),神經(jīng)元發(fā)放脈沖，并將膜電位恢復(fù)到靜息膜電位，同時(shí)設(shè)置神經(jīng)元不應(yīng)期。...

  1467次閱讀 · 0評(píng)論 fpga神經(jīng)網(wǎng)絡(luò)

• FPGA對(duì)芯片有何影響 FPGA如何實(shí)現(xiàn)連接？

  FPGA是由電路編程的芯片，支持“仿真”該電路。這種仿真的運(yùn)行速度比使用ASIC實(shí)現(xiàn)的實(shí)際電路運(yùn)行速度慢--它的時(shí)鐘頻率更慢，使用更多的功率，但它可以每隔幾百毫秒重新編程一次。...

  1007次閱讀 · 0評(píng)論 fpga數(shù)據(jù)中心

• 基于FPGA的Sobel邊緣檢測(cè)工作原理

  Sobel 邊緣檢測(cè)的工作原理是檢測(cè)圖像在水平和垂直方向上的梯度變化。為此，將兩個(gè)卷積濾波器應(yīng)用于原始圖像，然后組合這些卷積濾波器的結(jié)果以確定梯度的大小。...

  1668次閱讀 · 0評(píng)論 fpga邊緣檢測(cè)

• FPGA高速信號(hào)處理的片外靜態(tài)時(shí)序分析

  對(duì)于建立時(shí)間和保持時(shí)間本文就不再過(guò)多敘述，可參考【FPGA】幾種時(shí)序問(wèn)題的常見(jiàn)解決方法-------3，可以說(shuō)在數(shù)字高速信號(hào)處理中最基本的概念就是建立時(shí)間和保持時(shí)間，而我們要做的就是解決亞穩(wěn)態(tài)問(wèn)題和傳輸穩(wěn)定問(wèn)題。...

  495次閱讀 · 0評(píng)論 fpga高速信號(hào)處理

• 基于T35F324的FPGA開(kāi)發(fā)板圖像采集顯示系統(tǒng)方案

  由于Trion的PLL是能輸出3個(gè)時(shí)鐘，因此將2個(gè)PLL都用上了，一個(gè)產(chǎn)生100MHz的系統(tǒng)時(shí)鐘，48/168M的LVDS慢/快時(shí)鐘，另一個(gè)PLL產(chǎn)生DDR的驅(qū)動(dòng)時(shí)鐘400MHz，以及外部傳感器的驅(qū)動(dòng)時(shí)鐘27MHz。...

  2108次閱讀 · 0評(píng)論 fpgaDDR

• 可編程邏輯器件有哪些？什么是同步邏輯和異步邏輯？

  在組合邏輯電路中，由于門電路的輸入信號(hào)經(jīng)過(guò)的通路不盡相同，所產(chǎn)生的延時(shí)也就會(huì)不同，從而導(dǎo)致到達(dá)該門的時(shí)間不一致，我們把這種現(xiàn)象叫做競(jìng)爭(zhēng)。由于競(jìng)爭(zhēng)而在電路輸出端可能產(chǎn)生尖峰脈沖或毛刺的現(xiàn)象叫冒險(xiǎn)。...

  2520次閱讀 · 0評(píng)論 可編程邏輯

• FPGA技術(shù)之Verilog語(yǔ)法基本概念

  Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱為模塊。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。...

  3334次閱讀 · 0評(píng)論 fpgaVerilogVerilog HDL

• FPGA應(yīng)用--易靈思Programming Mode的幾種配置模式

  實(shí)際項(xiàng)目中，SPI Active using JTAG Bridge是經(jīng)常用到的模式，只需要將JTAG口引出了，通過(guò)JTAG對(duì)FLASH進(jìn)行燒寫(xiě)。...

  943次閱讀 · 0評(píng)論 fpga易靈思

• 創(chuàng)龍 TL6678ZH-EVM開(kāi)發(fā)板案例解析

  TL6678ZH-EVM開(kāi)發(fā)板基于TI KeyStone架構(gòu)C6000系列TMS320C6678八核C66x定點(diǎn)/浮點(diǎn)DSP，以及Xilinx Zynq-7000系列XC7Z045/XC7Z100 SoC處理器設(shè)計(jì)。...

  1800次閱讀 · 0評(píng)論 fpga頻譜開(kāi)發(fā)板

• 什么是門控時(shí)鐘？如何生成門控時(shí)鐘？

  由于門控時(shí)鐘邏輯具有一定的開(kāi)銷，因此數(shù)據(jù)寬度過(guò)小不適合做clockgating。一般情況下，數(shù)據(jù)寬度大于8比特時(shí)建議采用門控時(shí)鐘。...

  3562次閱讀 · 0評(píng)論 IC設(shè)計(jì)門控時(shí)鐘
首頁(yè)上一頁(yè)2425262728下一頁(yè)末頁(yè)