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時(shí)序約束主要包括周期約束（FFS到FFS，即觸發(fā)器到觸發(fā)器）和偏移約束（IPAD到FFS、FFS到OPAD）以及靜態(tài)路徑約束（IPAD到OPAD）等3種。通過附加約束條件可以使綜合布線工具調(diào)整映射和布局布線過程，使設(shè)計(jì)達(dá)到時(shí)序要求。...
“時(shí)鐘是時(shí)序電路的控制者”這句話太經(jīng)典了，可以說是FPGA設(shè)計(jì)的圣言。FPGA的設(shè)計(jì)主要是以時(shí)序電路為主，因?yàn)榻M合邏輯電路再怎么復(fù)雜也變不出太多花樣，理解起來也不沒太多困難。...
LPM模式下應(yīng)用接收的線性濾波器，可衰減低頻信號(hào)分量，放大奈奎斯特頻率附近的分量，并衰減更高頻率，這樣就抵消了通道的低通特性。...
數(shù)據(jù)接口的同步是 FPGA/CPLD 設(shè)計(jì)的一個(gè)常見問題，也是一個(gè)重點(diǎn)和難點(diǎn)，很多設(shè)計(jì)不穩(wěn)定都是源于數(shù)據(jù)接口的同步有問題。在電路圖設(shè)計(jì)階段，一些工程師手工加入 BUFT 或者非門調(diào)整數(shù)據(jù)延遲，從而保證本級(jí)模塊的時(shí)鐘對(duì)上級(jí)模塊數(shù)據(jù)的建立、保持時(shí)間要求。...
數(shù)字電路根據(jù)邏輯功能的不同特點(diǎn)，可以分成兩大類：一類叫做組合邏輯電路，簡(jiǎn)稱組合電路或組合邏輯;另一類叫做時(shí)序邏輯電路，簡(jiǎn)稱時(shí)序電路或時(shí)序邏輯。...
百度百科對(duì)UVM的釋義如下：通用驗(yàn)證方法學(xué)（Universal Verification Methodology, UVM）是一個(gè)以SystemVerilog類庫為主體的驗(yàn)證平臺(tái)開發(fā)框架，驗(yàn)證工程師可以利用其可重用組件構(gòu)建具有標(biāo)準(zhǔn)化層次結(jié)構(gòu)和接口的功能驗(yàn)證環(huán)境。...
通用處理器（CPU）的摩爾定律已入暮年，而機(jī)器學(xué)習(xí)和 Web 服務(wù)的規(guī)模卻在指數(shù)級(jí)增長(zhǎng)。 人們使用定制硬件來加速常見的計(jì)算任務(wù)，然而日新月異的行業(yè)又要求這些定制的硬件可被重新編程來執(zhí)行新類型的計(jì)算任...
比特流是一個(gè)常用詞匯，用于描述包含F(xiàn)PGA完整內(nèi)部配置狀態(tài)的文件，包括布線、邏輯資源和IO設(shè)置。大多數(shù)現(xiàn)代FPGA都是基于SRAM的，包括Xilinx Spartan 和Virtex 系列。在FPGA上電或隨后的FPGA重新配置期間，比特流從外部諸如閃存這樣的非易失性存儲(chǔ)器中讀取，通過FPGA配置控...
report_cdc 可以報(bào)告設(shè)計(jì)中所有的 cdc 路徑并將其分類（前提是時(shí)鐘被約束好），我們可以基于該報(bào)告來檢查設(shè)計(jì)中是否有不安全的 cdc 路徑。...
如前所述，F(xiàn)PGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點(diǎn)。...
整個(gè)FPGA設(shè)計(jì)的總功耗由三部分功耗組成：1. 芯片靜態(tài)功耗；2. 設(shè)計(jì)靜態(tài)功耗；3. 設(shè)計(jì)動(dòng)態(tài)功耗。...
ASIC 和FPGA芯片的內(nèi)核之間最大的不同莫過于時(shí)鐘結(jié)構(gòu)。ASIC設(shè)計(jì)需要采用諸如時(shí)鐘樹綜合、時(shí)鐘延遲匹配等方式對(duì)整個(gè)時(shí)鐘結(jié)構(gòu)進(jìn)行處理，但是 FPGA設(shè)計(jì)則完全不必。...
CPU、GPU 都屬于馮·諾依曼結(jié)構(gòu)，指令譯碼執(zhí)行、共享內(nèi)存。FPGA 之所以比 CPU 甚至 GPU 能效高，本質(zhì)上是無指令、無需共享內(nèi)存的體系結(jié)構(gòu)帶來的福利。...
偶數(shù)倍分頻器的實(shí)現(xiàn)非常簡(jiǎn)單，只需要一個(gè)計(jì)數(shù)器進(jìn)行計(jì)數(shù)就能實(shí)現(xiàn)。如需要N分頻器（N為偶數(shù)），就可以由待分頻的時(shí)鐘觸發(fā)計(jì)數(shù)器進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)器從0計(jì)數(shù)到N/2-1時(shí)，將輸出時(shí)鐘進(jìn)行翻轉(zhuǎn)，并給計(jì)數(shù)器一個(gè)復(fù)位信號(hào)，以使下一個(gè)時(shí)鐘開始從零計(jì)數(shù)。...
SDRAM有一個(gè)同步接口，在響應(yīng)控制輸入前會(huì)等待一個(gè)時(shí)鐘信號(hào)，這樣就能和計(jì)算機(jī)的系統(tǒng)總線 同步。...
而我們一般說的雷達(dá)（Radar）又是什么意思呢？它的名字Radar的全稱是Radio Detection And Ranging，翻譯過來，是“無線電的探測(cè)和測(cè)量”。...
本文提出了一種更高效、更通用的卷積加速器。提出的加速器峰值性能達(dá)到153.6GOP/s，僅占用14K LUT、32個(gè)DRM和208個(gè)APM。...
通過一定的算法對(duì)事先選定的隨機(jī)種子(seed)做一定的運(yùn)算可以得到一組人工生成的周期序列，在這組序列中以相同的概率選取其中一個(gè)數(shù)字，該數(shù)字稱作偽隨機(jī)數(shù)，由于所選數(shù)字并不具有完全的隨機(jī)性，但是從實(shí)用的角度而言，其隨機(jī)程度已足夠了。...
FPGA固有的并行執(zhí)行要求邏輯電路獨(dú)立元件可在不用時(shí)間脈沖下驅(qū)動(dòng)。在不同運(yùn)行速度下的邏輯電路之間傳遞數(shù)據(jù)是很棘手的。使用先進(jìn)先出（FIFO）緩沖器時(shí)，板載存儲(chǔ)器可用來是傳輸更加平穩(wěn)。...
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