（文章來源：OFweek）

芯片中整合的電晶體數量不斷增加，造成電路設計與驗證挑戰(zhàn)遽增。面對日益縮短的上市時程壓力，芯片設計人員已開始改用運行速度更快且總體擁有成本（Total Cost of Ownership）更低的硬件模擬設備，取代傳統(tǒng)電路試驗板或軟件模擬器，以加速芯片驗證與除錯速度。

雖然摩爾定律現在規(guī)定約兩年內使積體電路中的電晶體數目增加一倍，但趨勢是設計/器件會繼續(xù)變得越來越大。如今，平均設計尺寸達到或超過五千萬專用積體電路（ASIC）門，并且有些單個模組已超過一千萬門。大部分的半導體公司的高端設計通常超過一億門。處理器/圖形公司的最大設計已達到十億門，或許在不久的將來會超越這一數量級。

驅動設計復雜性急劇上升的因素是在現有產品中，或在全新設計中添加新特性和新功能的旺盛需求，如果說芯片硬件復雜性驟升得還不夠，實現產品差異化的嵌入式軟件暴漲又使驗證更為復雜。工程團隊難以承受讓產品更快推向市場的壓力，迫使工程人員必須不斷創(chuàng)新。

雖然工程師擁有豐富的驗證選項，但其中大多數存在著固有缺點，在數位電路設計初期，芯片復雜性的范圍介于幾百門到幾千門，設計可透過電路試驗板進行原型驗證。使用嵌有電晶體-電晶體邏輯電路（TTL）邏輯器件（例如SSI/MSI芯片）的電路試驗板，可在芯片量產（Tape Out）前在目標系統(tǒng)環(huán)境中驗證和調試（Debug）設計。由于是在實際運行條件下測試設計，因此可確保功能正確性。

如果芯片復雜性達到一萬門，則電路試驗板將會無用武之地，并最終被基于事件驅動演算法的邏輯模擬器取代。這一變化催生了電子設計自動化（EDA）行業(yè)，EDA是電腦輔助工程（CAE）早期縮影。事件驅動模擬器支援精確的功能和時序驗證，目前仍在寄存器傳輸級（RTL）使用，不過鮮少在邏輯閘（Gate Level）級使用。

RTL軟件模擬器易于使用且經濟高效，具有先進的調試功能。不過，當設計尺寸達到一億門時，由于緩存未命中和記憶體交換，執(zhí)行速度會迅速下降。雖然通過PC伺服器群與平行化軟件模擬器可以緩解執(zhí)行時間驟降，但無法使用其來測試本質上屬于串列流程的嵌入式軟件。

硬件輔助驗證工具可以縮小工程師目標與傳統(tǒng)邏輯驗證結果間的差距。以下幾種驗證工具可協(xié)助減少目標與結果的差距：基于FPGA的原型可用于處理嵌入式軟件驗證。原型基本上都是電路試驗板，其中用FPGA取代SSI/MSI部件。

由于可程式設計器件問世，內部開發(fā)的FPGA原型也已出現。遺憾的是，隨著設計尺寸不斷加大，FPGA原型開發(fā)也呈指數增長。當所需的FPGA數超過十個左右的FPGA芯片時，FPGA原型將變得不可用。調試基于FPGA的原型比較棘手，這迫使工程師處理復雜的FPGA問題想辦法讓FPGA可容納芯片設計，而不是花時間調試芯片設計功能。經常聽說，當設計已進入投片階段時，自制的FPGA原型才可使用。

為解決這些缺點，幾年前一種家庭作坊式產業(yè)應用而生，其目標是提供可擴展的現成FPGA原型，而且這個趨勢正獲得青睞。此類產業(yè)除去繁瑣的內部開發(fā)流程，這正是其成功的主要原因。但對于最大配置，他們也只能處理具有約一億門的設計。具有除芯片外的最快運行速度是FPGA原型驗證板的主要賣點。相反，用于將設計映射到原型驗證板的漫長布線/合成時間及相當有限的設計可視性是其兩個主要缺點。

硬件模擬正成為一種流行的運行時問題解決方案，基于事件的軟件模擬器對此類問題卻無能為力。與通過RTL軟件模擬器實現的執(zhí)行速度相比，該解決方案要快五至六個數量級。硬件模擬器并不是一直受到青睞。以前，高昂的擁有成本限制工程團隊采用硬件模擬器來測試最大的設計，例如微處理器和圖形芯片?，F在，隨著新一代硬件模擬器能夠處理高達幾十億或以上的ASIC閘并提供較低的總體擁有成本，這種情況已得到改進。這樣，工程團隊就可為廣泛的設計做出最佳選擇，而不用考慮復雜性和拓撲結構。

作為終極錯誤清除利器，硬件模擬可良好運行。就在芯片量產（Tape Out）前驗證SoC中硬件功能和測試硬件/軟件整合功能正確來說，硬件模擬具有極大價值。 如果硬件設計人員和軟件發(fā)展人員都使用硬件模擬，則可共用相同系統(tǒng)和電路設計表示方法。由于組合設計的軟件和硬件的對芯片功能的解讀，因此他們可一起調試硬件和軟件間的互動行為正確性，還可以跨越嵌入式軟件與底層硬件間的邊界跟蹤設計問題，以確定是軟件還是硬件出問題。