進(jìn)入21世紀(jì)后，人類社會(huì)已全面進(jìn)入信息時(shí)代，信息產(chǎn)業(yè)成為了現(xiàn)代社會(huì)最重要的支柱和最主要的產(chǎn)業(yè)，伴隨著半導(dǎo)體技術(shù)、數(shù)字信號處理技術(shù)及通信技術(shù)的飛速發(fā)展，A/D、D/A轉(zhuǎn)換器近年也呈現(xiàn)高速發(fā)展趨勢，而隨著高速、高精度A/D轉(zhuǎn)換器（ADC）的發(fā)展，尤其是能直接進(jìn)行中頻采樣的高分辨率數(shù)據(jù)轉(zhuǎn)換器的上市，對穩(wěn)定的采樣時(shí)鐘的需求越來越迫切，隨著通信系統(tǒng)中的時(shí)鐘速度邁入GHz級，相位噪聲和時(shí)鐘抖動(dòng)已成為模擬設(shè)計(jì)中必須要考慮的因素。

數(shù)據(jù)轉(zhuǎn)換器的主要作用要么是由定期的時(shí)間采樣產(chǎn)生模擬波形，要么是由一個(gè)模擬信號產(chǎn)生一系列定期的時(shí)間采樣。因此，采樣時(shí)鐘的穩(wěn)定性十分重要，從數(shù)據(jù)轉(zhuǎn)換器的角度來看，這種不穩(wěn)定性（亦即隨機(jī)的時(shí)鐘抖動(dòng)），會(huì)在模數(shù)轉(zhuǎn)換器何時(shí)對輸入信號進(jìn)行采樣方面產(chǎn)生不確定性，在高速系統(tǒng)中，時(shí)鐘或振蕩器波形的時(shí)序誤差會(huì)限制一個(gè)數(shù)字I/O接口的最大速率，不僅如此，它還會(huì)增大通信鏈路的誤碼率，甚至限制A/D轉(zhuǎn)換器（ADC）的動(dòng)態(tài)范圍，數(shù)據(jù)轉(zhuǎn)換器要想獲得最佳性能，恰當(dāng)?shù)剡x擇采樣編碼時(shí)鐘是極為重要的。

ADC電路

近年來，國外對高速A/D轉(zhuǎn)換器的研究最為活躍，并在基本的Flash結(jié)構(gòu)上出現(xiàn)了一些改進(jìn)結(jié)構(gòu)，如分區(qū)式分級（Subranging）電路結(jié)構(gòu)（如half-flash結(jié)構(gòu)、Pipelined、Multistage結(jié)構(gòu)、Multistep結(jié)構(gòu)）。實(shí)際上，他們是由多個(gè)Flash電路結(jié)構(gòu)與其他功能電路采用不同形式的組合而成的電路結(jié)構(gòu)，這種結(jié)構(gòu)可彌補(bǔ)基本Flash電路結(jié)構(gòu)的缺陷，是實(shí)現(xiàn)高速、高分辨率A/D轉(zhuǎn)換器的優(yōu)良電路設(shè)計(jì)技術(shù)，這種結(jié)構(gòu)在逐步取代歷史悠久的SAR和積分型結(jié)構(gòu)，另外還有一類每級一位（bit-per-stage）電路結(jié)構(gòu)，在它的基礎(chǔ)上進(jìn)一步改進(jìn)，就得到一種稱為Folding（折疊式）的電路結(jié)構(gòu)（又稱為Mag Amps結(jié)構(gòu)）這是一種Gray碼串行輸出結(jié)構(gòu)，這些電路設(shè)計(jì)技術(shù)為高速、高分辨率，高性能A/D轉(zhuǎn)換器的發(fā)展起到了積極的推動(dòng)作用。

另外，在高分辨率A/D轉(zhuǎn)換器電路設(shè)計(jì)技術(shù)中，Σ-Δ電路結(jié)構(gòu)是目前很流行的一種電路設(shè)計(jì)技術(shù)，這種電路結(jié)構(gòu)不僅在高分辨低速或中速A/D轉(zhuǎn)換器方面將逐步取代SAR和積分型電路結(jié)構(gòu)，而且這種結(jié)構(gòu)同流水線結(jié)構(gòu)相結(jié)合，有望實(shí)現(xiàn)更高分辨率、和更高速的A/D轉(zhuǎn)換器。

時(shí)鐘占空比穩(wěn)定電路

隨著新時(shí)期武器裝備中電子系統(tǒng)功能的不斷擴(kuò)大及性能的不斷提高，電子系統(tǒng)的復(fù)雜程度也不斷增加，為了保證電子系統(tǒng)的數(shù)據(jù)采樣、控制反饋和數(shù)字處理的能力和性能，現(xiàn)代軍用電子系統(tǒng)對A/D轉(zhuǎn)換器的要求也越來越高，尤其是軍事數(shù)據(jù)通訊系統(tǒng)，數(shù)據(jù)采集系統(tǒng)，對高速、高分辨率A/D轉(zhuǎn)換器的需求在不斷增加，時(shí)鐘占空比穩(wěn)定電路作為高速、高精度A/D轉(zhuǎn)換器的核心單元，對轉(zhuǎn)換器的信噪比（SNR）和有效位（ENOB）等性能起至關(guān)重要的作用，因此要保證高速、高精度A/D轉(zhuǎn)換器的性能，必須首先保證采樣編碼時(shí)鐘具有合適的占空比和很小的抖動(dòng)，因此，開展時(shí)鐘占空比穩(wěn)定電路的研究十分需要。

由于時(shí)鐘占空比穩(wěn)定電路是高速、高精度A/D轉(zhuǎn)換器的核心單元，而單獨(dú)的時(shí)鐘占空比穩(wěn)定電路產(chǎn)品幾乎沒有，只有在高速、高精度A/D轉(zhuǎn)換器中才有報(bào)道，ADI公司產(chǎn)品與其他公司產(chǎn)品相比之所以能提高采樣性能，主要得益于對DCS（duty cycle stabilizer）電路的改進(jìn)，DCS電路負(fù)擔(dān)著減小時(shí)鐘信號抖動(dòng)的作用，而采樣時(shí)序就取決于時(shí)鐘信號，各家公司過去的DCS電路只能將抖動(dòng)控制在0.25ps左右，而高性能新產(chǎn)品AD9446和LTC2208則可將抖動(dòng)降低到50fs左右，通常降低抖動(dòng)就能夠改善SNR，從而提高有效分辨率（ENOB：有效比特?cái)?shù)），并在達(dá)到16比特量子化位數(shù)的同時(shí)，能實(shí)現(xiàn)100Msps以上的采樣速率，如果不控制抖動(dòng)就提高采樣速率，則會(huì)降低ENOB，且無法獲得希望的分辨率，也無法提高量子化位數(shù)，DCS電路隨著高性能A/D轉(zhuǎn)換器的發(fā)展，可向更高速度，更小抖動(dòng)和穩(wěn)定方向發(fā)展，表1所列為國外A/D轉(zhuǎn)換器中時(shí)鐘占空比穩(wěn)定電路的主要技術(shù)和參數(shù)指標(biāo)。

事實(shí)上，至今為止，AD公司的60fs的抖動(dòng)已經(jīng)是最小的了，現(xiàn)在孔徑抖動(dòng)一般控制在1個(gè)ps左右，高于這個(gè)數(shù)甚至高達(dá)幾十個(gè)ps的抖動(dòng)實(shí)際上已經(jīng)沒有多大的意義了。

時(shí)鐘穩(wěn)定電路的實(shí)現(xiàn)方法

從目前國內(nèi)外研究的情況看，用于穩(wěn)定高速ADC的時(shí)鐘電路主要是鎖相環(huán)路（Phase-locked loop，PLL）。鎖相系統(tǒng)在本質(zhì)上講是一個(gè)閉環(huán)相位控制系統(tǒng)，簡單得講，它是一種能使輸出信號在頻率和相位上與輸入信號同步的電路，即系統(tǒng)進(jìn)入鎖定狀態(tài)（或同步狀態(tài)）后，振蕩器輸出信號與輸入信號之間的相差為零或保持常數(shù)，由于鎖相環(huán)路具有許多優(yōu)良特性，故可廣泛用于高性能處理器的時(shí)鐘產(chǎn)生以及分布、系統(tǒng)的頻率合成與變換、自動(dòng)頻率調(diào)諧跟蹤、數(shù)字通信中的位同步提取、鎖相、鎖相倍頻與分頻等。

本文提出了一種延遲鎖相環(huán)（Delay -locked loop DLL）的設(shè)計(jì)方案，事實(shí)上，PLL主要是利用其中的鑒相器和濾波器監(jiān)測反饋時(shí)鐘信號與輸入時(shí)鐘信號，然后用產(chǎn)生的電壓差控制壓控振蕩器，從而產(chǎn)生一個(gè)近似于輸入時(shí)鐘的信號，最終達(dá)到鎖頻之目的，DLL的作用就是在輸入時(shí)鐘和反饋時(shí)鐘之間插入延時(shí)脈沖，直到這兩個(gè)時(shí)鐘上升沿對齊，并達(dá)到同步，當(dāng)輸入時(shí)鐘脈沖沿和反饋脈沖沿對齊后，片上延時(shí)鎖相環(huán)DLL才能都被鎖定。鎖定時(shí)鐘后，電路不再調(diào)整，兩個(gè)時(shí)鐘也沒有什么差別，這樣，片上延時(shí)鎖相環(huán)就用DLL輸出時(shí)鐘補(bǔ)償了時(shí)鐘分配網(wǎng)絡(luò)造成的時(shí)間延遲，從而有效地改善了時(shí)鐘源和負(fù)載之間的時(shí)間延遲。首先，延遲線與振蕩器相比，受噪聲較小，這是因?yàn)椴ㄐ沃斜粨p壞的過零點(diǎn)在延遲線的末端就消失了，而在振蕩器電路中又會(huì)再循環(huán)，因而會(huì)產(chǎn)生更多的損壞，其次，DLL中控制電壓的變化內(nèi)迅速改變延遲時(shí)間，也就是說，傳輸函數(shù)簡單地等于VCDL的增益KBCDL，總之，PLL中用到的振蕩器存在著不穩(wěn)定性和相位偏移的積累，因而在補(bǔ)償時(shí)鐘分別在網(wǎng)絡(luò)造成時(shí)間延遲時(shí)，往往會(huì)降低PLL的性能，因此，DLL的穩(wěn)定性和穩(wěn)定速度等問題比PLL要好。

◇ 總體電路結(jié)構(gòu)設(shè)計(jì)

該時(shí)鐘占空比穩(wěn)定電路的總體結(jié)構(gòu)如圖1中的虛框所示，它由輸入緩沖放大器A，開關(guān)K1、K2和延遲鎖相環(huán)（DLL）組成。

當(dāng)采樣時(shí)鐘頻率低于DLL的工作下限時(shí)，開關(guān)K1、K2向上閉合，DLL被旁路；當(dāng)開關(guān)K1、K2向下閉合時(shí)，DLL開始作用，并調(diào)節(jié)輸入時(shí)鐘信號相位，以使輸入時(shí)鐘的占空比接近50%，抖動(dòng)小于0.5ps。

◇ 延遲鎖相環(huán)（DLL）

延遲鎖相環(huán)（Delay-locked loop，DLL）的結(jié)構(gòu)與普通鎖相環(huán)（Phase-locked loop，PLL）相似，它只是用電壓控制延遲線（VCDL，Voltage Control Delay Line）代替了壓控振蕩器。其結(jié)構(gòu)框圖如圖2所示，一個(gè)普通的DLL包括4個(gè)主要模塊：鑒相器、電荷泵電路、環(huán)路濾波器及VCDL。其中壓控延遲線是由一系列電壓控制的延遲可變電源串聯(lián)而成的開路鏈，其輸出信號是輸入信號的延遲ntd。把壓控延遲線的輸入和輸出送入鑒相器中進(jìn)行比較，通過鎖相環(huán)路使兩者之相差鎖定在一個(gè)周期（同相比較）或者半個(gè)周期（倒相比較），則每個(gè)延遲單元的延遲時(shí)間即為T/n或T/2n，其中n為延遲的級數(shù)。

DLL中的鑒相器的作用是鑒別相位誤差并調(diào)節(jié)電荷泵的誤差，以此來控制壓振蕩器的輸出頻率，常見的鑒相特性有余弦型、鋸齒型與三角型，鑒相器可以分為模擬鑒相器和數(shù)字鑒相器兩種，其主要指標(biāo)有：

（1）鑒相特性曲線。也就是鑒相器的輸出電壓隨輸入信號相位差的變化曲線，該特性要求其為線性且線性范圍要大。

（2）鑒相靈敏度。即單位相位差產(chǎn)生的輸出電壓，單位為v/raJ。理想鑒相器的鑒相靈敏度應(yīng)與輸入信號的幅度無關(guān)，鑒相特性為非線性時(shí)，一般將其定義為Pt=0點(diǎn)上的靈敏度。

（3）鑒相范圍，也就是輸出電壓隨相位差單調(diào)變化的相位范圍。

（4）鑒相器的工作頻率。

DLL中的電荷泵實(shí)際上是一個(gè)電荷開關(guān)，它可讓相位的差異和超前滯后轉(zhuǎn)化為電流，然后通過一階電容的積分作用再轉(zhuǎn)化成控制電壓，然后用這個(gè)反饋控制電壓來控制延遲時(shí)間，以使之達(dá)到所需要的相位延遲。

該DLL有兩個(gè)作用：一是檢測占空比；二是檢測時(shí)鐘抖動(dòng)，由于延遲鎖相是50%的時(shí)鐘周期，因此當(dāng)鑒相器（PDF）檢測到占空比大于50%時(shí)，電荷泵（CP）往上使占空比降低，反之則往下使占空比上升。

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