問題：

某客戶工程師講述，在其產(chǎn)品中需要使用STM32 的 ADC 對多路模擬信號進(jìn)行同步采樣。采用了 ADC 常規(guī)通道的掃描模式來完成這一功能。然而，在調(diào)試過程中發(fā)現(xiàn)一個奇怪的現(xiàn)象：當(dāng)將各路模擬信號的電平設(shè)置成相同時，ADC對各路模擬信號的轉(zhuǎn)換結(jié)果相同，假設(shè)結(jié)果用 A 來表示。改變其中某一路模擬信號的電平，并保持其它各路模擬信號的電平不變，ADC對該路信號的轉(zhuǎn)換結(jié)果記為 B。結(jié)果發(fā)現(xiàn)此時與其在掃描次序上相鄰的下一路模擬信號的轉(zhuǎn)換結(jié)果也發(fā)生了變化，記為C。經(jīng)多次實驗發(fā)現(xiàn)，B 和 C 在數(shù)值上相對于A 有相同的變化方向。于是，懷疑 ADC 的相鄰?fù)ǖ篱g存在著某種串?dāng)_。

調(diào)研：

重復(fù)試驗，確認(rèn)現(xiàn)象如其所述。檢查其硬件設(shè)計，在與 VDD、VDDA、VSS、VSSA、Vref+、Vref-相關(guān)的電路中未發(fā)現(xiàn)異常。修改軟件，增大 ADC 各個通道的采樣保持時間Ts 。重新測試，發(fā)現(xiàn) C 相對于 A 的變化量有所減小。進(jìn)一步增大 ADC 各個通道的采樣保持時間Ts，發(fā)現(xiàn) C 相對A 的變化量進(jìn)一步減小。

分析與建議：

對 ADC 所設(shè)置的采樣保持時間Ts偏小，導(dǎo)致相鄰?fù)ǖ乐g透過采樣電容發(fā)生了藕合。

根據(jù)公式：

重新計算 ADC 的采樣保持時間T。其中：

由該公式計算出的采樣保持時間Ts，可以保證采樣電容上的采樣值相對于信號源的電平的偏差不大于1/4LSB。

當(dāng) ADC 的采樣電容在兩個通道之間進(jìn)行切換時，其電路如下圖（一）所示：

其中， Cs是ADC的采樣電容，Rs是 ADC 的采樣電阻。兩路信號源 A 和B 的電平分別為Ua和Ub，其內(nèi)阻分別是Ra和Rb。為了簡化問題，假定兩路信號的掃描次序是由信號源 B 到信號源 A，且信號源 B 接入的時間足夠長，以至在通道切換時采樣電容Cs上的電壓可以近似的等于Ub ，于是，在通道切換到信號源 A 后，采樣電容Cs上的電壓將按如下曲線變化：

隨著時采樣保持時間t 的增長，采樣電容Cs 上的電壓逐漸趨近于Ua，而其與Ua之間的誤差為：

該誤差即是信號源 B 通過采樣電容Cs對信號源 A 的藕合值，隨著采樣保持時間t的增長，該值逐漸減小，最終趨近于零，如圖（二）所示。從上面表達(dá)式可以看出，有兩種方法可以減小誤差：

1. 通過增加采樣保持時間t，使獲得更多的衰減時間；

2. 通過減小信號源的內(nèi)阻Ra，使其具有更快的衰減速率；

以上兩點可以作為消除 ADC 不同通道之間通過采樣電容Cs 產(chǎn)生寄生藕合的理論依據(jù)。在實際運用時，在增加采樣保持時間方面可以通過修改 ADC 的設(shè)置參數(shù)來實現(xiàn)，而在降低信號源內(nèi)阻方面可以通過在信號源與ADC之間加入跟隨器進(jìn)行隔離來實現(xiàn)。

責(zé)任編輯：gt