硬件電路設(shè)計經(jīng)過長期的總結(jié)，形成了很多固定的設(shè)計電路模塊，牢記這些模塊對硬件系統(tǒng)設(shè)計非常有效。能顯著提高設(shè)計的效率和降低出錯的可能性。 ? 硬件電路設(shè)計總結(jié)主要包括以下幾個主要的模塊：電源模塊，存儲模塊，顯示模塊，和對外接口模塊。

? 1. 電源是系統(tǒng)的血脈，要舍得成本，這對產(chǎn)品的穩(wěn)定性和通過各種認(rèn)證是非常有好處的。

1)盡量采用∏型濾波，增加10uH電感，每個芯片電源管腳要接104旁路電容; 2)采用壓敏電阻或瞬態(tài)二極管，抑制浪涌; 3)模電和數(shù)電地分開，大電流和小電流地回路分開，采用磁珠或零歐電阻隔開; 4)設(shè)計要留有余量，避免電源芯片過熱，攻耗達(dá)到額定值的50%要用散熱片。 ?

? 2. 輸入IO記得要上拉;輸出IO記得核算驅(qū)動能力;

? 3. 不要在運放輸出直接并接電容

在直流信號放大電路中，有時候為了降低噪聲，直接在運放輸出并接去耦電容。雖然放大的是直流信號，但是這樣做是很不安全的。當(dāng)有一個階躍信號輸入或者上電瞬間，運放輸出電流會比較大，而且電容會改變環(huán)路的相位特性，導(dǎo)致電路自激振蕩，這是我們不愿意看到的。 ? 正確的去耦電容應(yīng)該要組成RC電路，就是在運放的輸出端先串入一個電阻，然后再并接去耦電容。這樣做可以大大削減運放輸出瞬間電流，也不會影響環(huán)路的相位特性，可以避免振蕩。

? 4. 高速IO，布線過長采用33毆電阻抑制反射; ? 接收端差分線對間的匹配電阻通常會加, 其值應(yīng)等于差分阻抗的值。這樣信號質(zhì)量會好些。 ?

?

? 5. 各芯片之間電平匹配;

各個 PCB 板子相互連接之間的信號或電源在動作時，例如 A 板子有電源或信號送到 B 板子，一定會有等量的電流從地層流回到 A 板子 (此為 Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。

6. 開關(guān)器件是否需要避免晶體管開關(guān)時的過沖特性;

7. 單板有可測試電路，能獨立完成功能測試;

? 8. 在電路板中添加測試點。原則上測試點越小越好(當(dāng)然還要滿足測試機具的要求)分支越短越好。 ? 要有重要信號測試點和接地點; ?

9. 避免高頻干擾，避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串?dāng)_(Crosstalk)?？捎美蟾咚傩盘柡?a href="http://www.www27dydycom.cn/analog/" target="_blank">模擬信號之間的距離，或加 ground guard/shunt traces 在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。 ? 如果每次的原理圖PCB設(shè)計，都能仔細(xì)的核對上面十點，將會提高產(chǎn)品設(shè)計的成功率，減少更改次數(shù)，縮短設(shè)計周期。 ? 以上是整理的硬件工程師電路設(shè)計的九大模塊電路，掌握更多的電路模塊，有助于快速完成設(shè)計和迭代。 ? ?

審核編輯：黃飛

?