PCB設(shè)計(jì)布線(xiàn)（Layout）的好壞將直接影響到整個(gè)系統(tǒng)的性能，大多數(shù)高速的設(shè)計(jì)理論也要最終經(jīng)過(guò) Layout 得以實(shí)現(xiàn)并驗(yàn)證，由此可見(jiàn)，布線(xiàn)在高速 PCB 設(shè)計(jì)中是至關(guān)重要的。下面將針對(duì)實(shí)際布線(xiàn)中可能遇到的一些情況，分析其合理性，并給出一些比較優(yōu)化的走線(xiàn)策略。

1 ? ? 主要從直角走線(xiàn)，差分走線(xiàn)，蛇形線(xiàn)等三個(gè)方面來(lái)闡述。

1 ?直角走線(xiàn)

直角走線(xiàn)一般是PCB布線(xiàn)中要求盡量避免的情況，也幾乎成為衡量布線(xiàn)好壞的標(biāo)準(zhǔn)之一，那么直角走線(xiàn)究竟會(huì)對(duì)信號(hào)傳輸產(chǎn)生多大的影響呢？從原理上說(shuō)，直角走線(xiàn)會(huì)使傳輸線(xiàn)的線(xiàn)寬發(fā)生變化，造成阻抗的不連續(xù)。其實(shí)不光是直角走線(xiàn)，鈍角，銳角走線(xiàn)都可能會(huì)造成阻抗變化的情況。

直角走線(xiàn)的對(duì)信號(hào)的影響就是主要體現(xiàn)在三個(gè)方面：

一是拐角可以等效為傳輸線(xiàn)上的容性負(fù)載，減緩上升時(shí)間；

二是阻抗不連續(xù)會(huì)造成信號(hào)的反射；

三是直角尖端產(chǎn)生的EMI。

傳輸線(xiàn)的直角帶來(lái)的寄生電容可以由下面這個(gè)經(jīng)驗(yàn)公式來(lái)計(jì)算：

C=61W（Er）1/2/Z0

在上式中，C 就是指拐角的等效電容（單位：pF），W指走線(xiàn)的寬度（單位：inch），εr指介質(zhì)的介電常數(shù)，Z0就是傳輸線(xiàn)的特征阻抗。舉個(gè)例子，對(duì)于一個(gè)4Mils的50歐姆傳輸線(xiàn)（εr為4.3）來(lái)說(shuō)，一個(gè)直角帶來(lái)的電容量大概為0.0101pF，進(jìn)而可以估算由此引起的上升時(shí)間變化量：

T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps

通過(guò)計(jì)算可以看出，直角走線(xiàn)帶來(lái)的電容效應(yīng)是極其微小的。

由于直角走線(xiàn)的線(xiàn)寬增加，該處的阻抗將減小，于是會(huì)產(chǎn)生一定的信號(hào)反射現(xiàn)象，我們可以根據(jù)傳輸線(xiàn)章節(jié)中提到的阻抗計(jì)算公式來(lái)算出線(xiàn)寬增加后的等效阻抗，然后根據(jù)經(jīng)驗(yàn)公式計(jì)算反射系數(shù)：

ρ=（Zs-Z0）/（Zs+Z0）

一般直角走線(xiàn)導(dǎo)致的阻抗變化在7%-20%之間，因而反射系數(shù)最大為0.1左右。而且，從下圖可以看到，在W/2線(xiàn)長(zhǎng)的時(shí)間內(nèi)傳輸線(xiàn)阻抗變化到最小，再經(jīng)過(guò)W/2時(shí)間又恢復(fù)到正常的阻抗，整個(gè)發(fā)生阻抗變化的時(shí)間極短，往往在10ps 之內(nèi)，這樣快而且微小的變化對(duì)一般的信號(hào)傳輸來(lái)說(shuō)幾乎是可以忽略的。

很多人對(duì)直角走線(xiàn)都有這樣的理解，認(rèn)為尖端容易發(fā)射或接收電磁波，產(chǎn)生 EMI，這也成為許多人認(rèn)為不能直角走線(xiàn)的理由之一。然而很多實(shí)際測(cè)試的結(jié)果顯示，直角走線(xiàn)并不會(huì)比直線(xiàn)產(chǎn)生很明顯的 EMI。也許目前的儀器性能，測(cè)試水平制約了測(cè)試的精確性，但至少說(shuō)明了一個(gè)問(wèn)題，直角走線(xiàn)的輻射已經(jīng)小于儀器本身的測(cè)量誤差。

總的說(shuō)來(lái)，直角走線(xiàn)并不是想象中的那么可怕。至少在GHz以下的應(yīng)用中，其產(chǎn)生的任何諸如電容，反射，EMI等效應(yīng)在TDR測(cè)試中幾乎體現(xiàn)不出來(lái)，高速PCB設(shè)計(jì)工程師的重點(diǎn)還是應(yīng)該放在布局，電源/地設(shè)計(jì)，走線(xiàn)設(shè)計(jì)，過(guò)孔等其他方面。當(dāng)然，盡管直角走線(xiàn)帶來(lái)的影響不是很?chē)?yán)重，但并不是說(shuō)我們以后都可以走直角線(xiàn)，注意細(xì)節(jié)是每個(gè)優(yōu)秀工程師必備的基本素質(zhì)，而且，隨著數(shù)字電路的飛速發(fā)展，PCB 工程師處理的信號(hào)頻率也會(huì)不斷提高，到 10GHz 以上的 RF 設(shè)計(jì)領(lǐng)域，這些小小的直角都可能成為高速問(wèn)題的重點(diǎn)對(duì)象。

2 差分走線(xiàn)

差分信號(hào)（Differential Signal）在高速電路設(shè)計(jì)中的應(yīng)用越來(lái)越廣泛，電路中最關(guān)鍵的信號(hào)往往都要采用差分結(jié)構(gòu)設(shè)計(jì)，什么另它這么倍受青睞呢？在PCB設(shè)計(jì)中又如何能保證其良好的性能呢？帶著這兩個(gè)問(wèn)題，我們進(jìn)行下一部分的討論。

何為差分信號(hào)？通俗地說(shuō)，就是驅(qū)動(dòng)端發(fā)送兩個(gè)等值、反相的信號(hào)，接收端通過(guò)比較這兩個(gè)電壓的差值來(lái)判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號(hào)的那一對(duì)走線(xiàn)就稱(chēng)為差分走線(xiàn)。

差分信號(hào)和普通的單端信號(hào)走線(xiàn)相比，最明顯的優(yōu)勢(shì)體現(xiàn)在以下三個(gè)方面：

a.抗干擾能力強(qiáng)，因?yàn)閮筛罘肿呔€(xiàn)之間的耦合很好，當(dāng)外界存在噪聲干擾時(shí)，幾乎是同時(shí)被耦合到兩條線(xiàn)上，而接收端關(guān)心的只是兩信號(hào)的差值，所以外界的共模噪聲可以被完全抵消。

b.能有效抑制?EMI，同樣的道理，由于兩根信號(hào)的極性相反，他們對(duì)外輻射的電磁場(chǎng)可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。

c.時(shí)序定位精確，由于差分信號(hào)的開(kāi)關(guān)變化是位于兩個(gè)信號(hào)的交點(diǎn)，而不像普通單端信號(hào)依靠高低兩個(gè)閾值電壓判斷，因而受工藝，溫度的影響小，能降低時(shí)序上的誤差，同時(shí)也更適合于低幅度信號(hào)的電路。目前流行的LVDS（low voltage differential signaling）就是指這種小振幅差分信號(hào)技術(shù)。

對(duì)于PCB工程師來(lái)說(shuō)，最關(guān)注的還是如何確保在實(shí)際走線(xiàn)中能完全發(fā)揮差分走線(xiàn)的這些優(yōu)勢(shì)。也許只要是接觸過(guò)Layout的人都會(huì)了解差分走線(xiàn)的一般要求，那就是“等長(zhǎng)、等距”。等長(zhǎng)是為了保證兩個(gè)差分信號(hào)時(shí)刻保持相反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗一致，減少反射。“盡量靠近原則”有時(shí)候也是差分走線(xiàn)的要求之一。但所有這些規(guī)則都不是用來(lái)生搬硬套的，不少工程師似乎還不了解高速差分信號(hào)傳輸?shù)谋举|(zhì)。

3 蛇形線(xiàn)

蛇形線(xiàn)是Layout中經(jīng)常使用的一類(lèi)走線(xiàn)方式。其主要目的就是為了調(diào)節(jié)延時(shí)，滿(mǎn)足系統(tǒng)時(shí)序設(shè)計(jì)要求。設(shè)計(jì)者首先要有這樣的認(rèn)識(shí)：蛇形線(xiàn)會(huì)破壞信號(hào)質(zhì)量，改變傳輸延時(shí)，布線(xiàn)時(shí)要盡量避免使用。但實(shí)際設(shè)計(jì)中，為了保證信號(hào)有足夠的保持時(shí)間，或者減小同組信號(hào)之間的時(shí)間偏移，往往不得不故意進(jìn)行繞線(xiàn)。

那么，蛇形線(xiàn)對(duì)信號(hào)傳輸有什么影響呢？走線(xiàn)時(shí)要注意些什么呢？其中最關(guān)鍵的兩個(gè)參數(shù)就是平行耦合長(zhǎng)度（Lp）和耦合距離（S），如圖1-8-21所示。很明顯，信號(hào)在蛇形走線(xiàn)上傳輸時(shí)，相互平行的線(xiàn)段之間會(huì)發(fā)生耦合，呈差模形式，S越小，Lp越大，則耦合程度也越大?？赡軙?huì)導(dǎo)致傳輸延時(shí)減小，以及由于串?dāng)_而大大降低信號(hào)的質(zhì)量，其機(jī)理可以參考第三章對(duì)共模和差模串?dāng)_的分析。

下面是給Layout工程師處理蛇形線(xiàn)時(shí)的幾點(diǎn)建議：

1． 盡量增加平行線(xiàn)段的距離（S），至少大于3H，H指信號(hào)走線(xiàn)到參考平面的距離。通俗的說(shuō)就是繞大彎走線(xiàn)，只要S足夠大，就幾乎能完全避免相互的耦合效應(yīng)。

2． 減小耦合長(zhǎng)度Lp，當(dāng)兩倍的Lp延時(shí)接近或超過(guò)信號(hào)上升時(shí)間時(shí)，產(chǎn)生的串?dāng)_將達(dá)到飽和。

3． 帶狀線(xiàn)（Strip-Line）或者埋式微帶線(xiàn)（Embedded Micro-strip）的蛇形線(xiàn)引起的信號(hào)傳輸延時(shí)小于微帶走線(xiàn)（Micro-strip）。理論上，帶狀線(xiàn)不會(huì)因?yàn)椴钅４當(dāng)_影響傳輸速率。

4． 高速以及對(duì)時(shí)序要求較為嚴(yán)格的信號(hào)線(xiàn)，盡量不要走蛇形線(xiàn)，尤其不能在小范圍內(nèi)蜿蜒走線(xiàn)。

5． 可以經(jīng)常采用任意角度的蛇形走線(xiàn)，如圖1-8-20中的C結(jié)構(gòu)，能有效的減少相互間的耦合。

6． 高速PCB 設(shè)計(jì)中，蛇形線(xiàn)沒(méi)有所謂濾波或抗干擾的能力，只可能降低信號(hào)質(zhì)量，所以只作時(shí)序匹配之用而無(wú)其它目的。

7． 有時(shí)可以考慮螺旋走線(xiàn)的方式進(jìn)行繞線(xiàn)，仿真表明，其效果要優(yōu)于正常的蛇形走線(xiàn)。

編輯：黃飛

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