摘 要：用VHDL語(yǔ)言設(shè)計(jì)一個(gè)連續(xù)脈沖信號(hào)延遲線，通過對(duì)連續(xù)脈沖信號(hào)的可控延遲來仿真脈沖多普勒雷達(dá)對(duì)動(dòng)目標(biāo)的跟蹤回波包絡(luò)，分析并建立了直接采樣法的系統(tǒng)模型。

關(guān)鍵詞：VHDL，CPLD，雷達(dá)回波，延遲線

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1 引言

在延遲控制系統(tǒng)及目標(biāo)跟蹤仿真測(cè)試系統(tǒng)等應(yīng)用系統(tǒng)中，要使用脈沖延遲器來實(shí)現(xiàn)脈沖信號(hào)延遲控制功能。傳統(tǒng)的延遲繼電器無法滿足大動(dòng)態(tài)范圍、高精度以及高速實(shí)時(shí)控制等諸多系統(tǒng)要求。現(xiàn)有的專用脈沖延遲器件（如AD9500/9501等）雖然在精度、速度方面可以保證，但對(duì)于比較大的動(dòng)態(tài)范圍實(shí)現(xiàn)比較困難，而且在連續(xù)脈沖信號(hào)的延遲時(shí)間逐漸減小時(shí)，無法實(shí)現(xiàn)負(fù)增量延遲。針對(duì)以上問題，我們采用VHDL對(duì)CPLD進(jìn)行編程，通過直接采樣法實(shí)現(xiàn)大范圍動(dòng)態(tài)連續(xù)脈沖信號(hào)可控延遲功能。

2 系統(tǒng)功能

本系統(tǒng)擬定對(duì)頻率范圍在200～600kHz的TTL電平脈沖序列進(jìn)行延遲處理，延遲范圍600ns～170μs，分辨率為100ns。延遲精度<50ns，延遲量刷新周期大于脈沖信號(hào)周期但要小于1ms。

3 方案選擇

當(dāng)要處理的信號(hào)是單個(gè)脈沖信號(hào)或連續(xù)脈沖的脈沖間隔時(shí)間大于脈沖延遲時(shí)間時(shí)，延遲器只要一級(jí)緩沖，不必考慮脈沖串的多脈沖存儲(chǔ)和再生問題。這種情況下，可以根據(jù)不同精度的要求采用機(jī)械延遲（如：延時(shí)繼電器）、模擬延遲（如：積分延遲）和數(shù)字延遲（如：計(jì)數(shù)器）等手段。如果要無失真恢復(fù)脈沖信號(hào)，則必須有精確的脈寬測(cè)量和恢復(fù)電路。見圖1。

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但當(dāng)脈沖串的脈沖間隔小于延遲時(shí)間時(shí)，就有很大的不同。此時(shí)必須考慮多脈沖存儲(chǔ)和再生的問題，電路必須設(shè)定相應(yīng)的存儲(chǔ)器保存多脈沖信息用于再生?？梢灾苯訉?duì)脈沖串進(jìn)行采樣，然后量化為數(shù)字信號(hào)進(jìn)行存儲(chǔ)，再利用延遲量來控制信號(hào)再生。另外，脈沖信號(hào)不同于通常的數(shù)字信號(hào)，數(shù)字信號(hào)的占空比一般為固定的50%，所以，無論存儲(chǔ)和再生都比較容易，而脈沖信號(hào)的占空比是不規(guī)則的，隨時(shí)因場(chǎng)合的變化而變化，所以，要無失真地再生脈沖串信號(hào)必須精確記錄每一脈沖的脈沖寬度和周期信息。

輸入連續(xù)脈沖是邏輯電平信號(hào)，所以，可以將連續(xù)脈沖串信號(hào)看作邏輯信號(hào)直接使用FIFO進(jìn)行采樣，采樣結(jié)果只有1和0兩種值，所以采樣結(jié)果只需要一位寬度的FIFO進(jìn)行存儲(chǔ)。為保證電路的精度，采樣速度可能比較高，采樣速度越高，所需要的FIFO規(guī)模越大，對(duì)于本設(shè)計(jì)所要求的精度，即最大延遲170μs，延遲精度<50ns，則采樣周期必須小于25ns。選擇40MHz的采樣頻率，采樣周期為25ns，采樣精度±25ns。此時(shí)要求FIFO的深度為170000/25=6800bit，為解決在延遲參數(shù)切換時(shí)造成的系統(tǒng)不連續(xù)性，尤其在延遲參數(shù)遞減時(shí)造成的系統(tǒng)信息無法恢復(fù)的問題，我們對(duì)奇數(shù)幀和偶數(shù)幀的信號(hào)分別進(jìn)行延遲處理（設(shè)每一次延遲參數(shù)下的脈沖信號(hào)為一幀）。使用控制信號(hào)來分時(shí)選通兩種FIFO進(jìn)行清除和采樣以及信號(hào)輸出。

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4 方案實(shí)現(xiàn)

具體方案原理見圖2，F(xiàn)IFO的數(shù)量為2個(gè)。用2個(gè)FIFO輪流存儲(chǔ)脈沖的采樣值，延遲時(shí)間相同的脈沖存儲(chǔ)在同一個(gè)FIFO中，延遲時(shí)間不同的脈沖存在不同的FIFO中，延遲時(shí)間每刷新一次，存儲(chǔ)FIFO切換一次。輸出信號(hào)由兩個(gè)FIFO的輸出相或而得。

從圖2可以看出：該設(shè)計(jì)主要有切換控制、延遲時(shí)間控制、FIFO等組成部分。信號(hào)由輸入端進(jìn)入器件，經(jīng)切換開關(guān)，由切換控制選擇存儲(chǔ)FIFO，直接采樣存儲(chǔ)到不同的FIFO中去，由延遲控制器控制延遲時(shí)間，最后兩個(gè)FIFO的輸出相或得到輸出脈沖。

用可編程器件進(jìn)行設(shè)計(jì)時(shí)，應(yīng)采用自頂向下的設(shè)計(jì)方法，脈沖延遲電路的端口圖如圖3所示。首先，把系統(tǒng)劃為幾個(gè)模塊，再對(duì)各個(gè)模塊進(jìn)行設(shè)計(jì)，完成電路設(shè)計(jì)。在設(shè)計(jì)脈沖延遲電路時(shí)，對(duì)電路模塊進(jìn)行了劃分，分成了切換控制、延遲控制、存儲(chǔ)FIFO等模塊，由各模塊之間的控制關(guān)系構(gòu)成了系統(tǒng)的結(jié)構(gòu)框圖如圖4所示。

端口說明：

·clk為系統(tǒng)時(shí)鐘，應(yīng)用于整個(gè)電路，輸入端口；

·reset為系統(tǒng)復(fù)位信號(hào)，高電平有效，輸入

·cs為延遲時(shí)間更新控制信號(hào)，控制延遲時(shí)間的改變，低電平有效，輸入端口；

·pulse為調(diào)制脈沖，被處理脈沖，輸入端口；

·timda[15..0]為延遲時(shí)間數(shù)據(jù)，延遲時(shí)間的大小由此信號(hào)得到，為16位數(shù)據(jù)線，輸入端口；

·outpulse為調(diào)制脈沖輸出信號(hào)，輸出延遲后的脈沖，輸出端口。

該方案設(shè)計(jì)的脈沖延遲電路由三類元件組成，分別是切換控制元件（CTRLFSM）、延遲控制元件（DELAYCTRL）、存儲(chǔ)單元（LPFIFO）。下面對(duì)各元件進(jìn)行設(shè)計(jì)：

CTRLFSM 該元件為時(shí)序邏輯電路，可設(shè)計(jì)成有限狀態(tài)機(jī)。狀態(tài)轉(zhuǎn)移圖如圖5所示：首先，一個(gè)同步復(fù)位信號(hào)使該狀態(tài)機(jī)進(jìn)入空閑態(tài)（idle）。當(dāng)cs信號(hào)有效后，在下一個(gè)時(shí)鐘周期進(jìn)入decision狀態(tài)，再根據(jù)ab1信號(hào)分別進(jìn)入channela或channelb狀態(tài)，判斷并發(fā)選擇信號(hào)。當(dāng)pulse有效時(shí)進(jìn)入last狀態(tài)，進(jìn)行切換，切換后，等待cs無效，以便返回空閑狀態(tài)。

DELAYCTRL 延遲時(shí)間控制元件完成延遲時(shí)間的刷新和延遲時(shí)間的定時(shí)控制，由一個(gè)有限狀態(tài)，計(jì)數(shù)器完成定時(shí)。定時(shí)計(jì)數(shù)器為簡(jiǎn)單的16位計(jì)數(shù)器，設(shè)計(jì)比較簡(jiǎn)單，在此不再贅述。這里只介紹一下延遲控制器的設(shè)計(jì)，其狀態(tài)轉(zhuǎn)移圖如圖6所示。延時(shí)控制器包括三個(gè)狀態(tài)：空閑狀態(tài)（idle）、延遲時(shí)間刷新狀態(tài)（indata）、延時(shí)狀態(tài)（countstar）。

LPFIFO 存儲(chǔ)單元可以自己設(shè)計(jì)，也可以調(diào)用已有參數(shù)化lpm模塊。為簡(jiǎn)化設(shè)計(jì)，提高器件的利用率，本方案中直接調(diào)用lpm模塊，具體調(diào)用過程可由軟件生成。

綜上所述，可以寫出脈沖延遲電路的實(shí)體說明如下（VHDL語(yǔ)言）：

說明了上述元件包以后，可以根據(jù)頂層結(jié)構(gòu)圖將各元件連接起來，得到脈沖延遲電路的頂層描述VHDL語(yǔ)言代碼如下：

本設(shè)計(jì)選擇Altera的FLEX 10KE產(chǎn)品，Altera FLEX 10KE的產(chǎn)品集成度更高，工作頻率高、系統(tǒng)傳輸延遲更小。采樣周期為25ns，采樣精度±25ns。要求FIFO的深度為2×170000/25=2×6800bit，Altera FLEX 10KE的EAB規(guī)模為2048×2bit，對(duì)于40MHz的采樣時(shí)鐘，每一個(gè)FIFO至少需要4塊EAB（6800/2048>3），共8塊，此時(shí)選用EPF10K50E比較合適，電路板設(shè)計(jì)采用Mentor Graphic EDA產(chǎn)品，CPLD設(shè)計(jì)采用Altera的MaxplusII。為了延遲系統(tǒng)能盡量獨(dú)立工作，采用主動(dòng)配置方式設(shè)計(jì)系統(tǒng)，選用Altera的EPC2電可擦除EPROM來配置系統(tǒng)。電路PCB及電路實(shí)物圖略。

5 系統(tǒng)仿真

完成設(shè)計(jì)后，用MAX+PLUS II軟件進(jìn)行后仿真，仿真結(jié)果如圖7所示。

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從圖7可以看出，輸入信號(hào)與輸出信號(hào)延遲可變，輸出的脈沖信數(shù)與輸入的脈沖個(gè)數(shù)相等。符合設(shè)計(jì)要求，滿應(yīng)用需要。

6 結(jié)束語(yǔ)

本設(shè)計(jì)不同于現(xiàn)有的延遲電路，它可以對(duì)實(shí)時(shí)連續(xù)信號(hào)進(jìn)行大范圍動(dòng)態(tài)延遲，不但可以實(shí)現(xiàn)正增量延遲，更重要的是可以實(shí)現(xiàn)負(fù)增量動(dòng)態(tài)延遲，這為雷達(dá)回波模擬提供了可能，同時(shí)延遲范圍不局限于通常延遲電路小于一個(gè)脈沖周期的延遲時(shí)間，在不丟失脈沖的前提下，實(shí)現(xiàn)了多周期大范圍動(dòng)態(tài)延遲。該方法不但可以完成TTL電平信號(hào)的大范圍動(dòng)態(tài)延遲，而且只要適當(dāng)增加位深度，就可以將該方法用于對(duì)模擬信號(hào)進(jìn)行采樣延遲，為各種信號(hào)大范圍實(shí)時(shí)動(dòng)態(tài)延遲提供了很好的思路。

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參考文獻(xiàn)

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