fpga與dsp通訊怎樣同步時鐘頻率？dsp和fpga通信如何測試？ 在FPGA與DSP通訊時，同步時鐘頻率非常重要，因為不同的設(shè)備有不同的時鐘頻率，如果兩者的時鐘頻率不同步，會導(dǎo)致通訊數(shù)據(jù)的錯誤或
2023-10-18 15:28:13
194 fpga跨時鐘域通信時，慢時鐘如何讀取快時鐘發(fā)送過來的數(shù)據(jù)？ 在FPGA設(shè)計中，通常需要跨時鐘域進(jìn)行數(shù)據(jù)通信?？?b style="color: red">時鐘域通信就是在不同的時鐘域之間傳輸數(shù)據(jù)。 當(dāng)從一個時鐘域傳輸數(shù)據(jù)到另一個時鐘域
2023-10-18 15:23:51154 本文主要介紹Xilinx FPGA的GTx的參考時鐘。下面就從參考時鐘的模式、參考時鐘的選擇等方面進(jìn)行介紹。
2023-09-15 09:14:26381 
基于FPGA的高頻時鐘的分頻和分頻設(shè)計
2023-08-16 11:42:47
0 。Xilinx FPGA7系列分為全局時鐘(Global clock)和局部時鐘(Regional clock)資源。目前，大型設(shè)計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設(shè)計，對時鐘的周期
2023-07-24 11:07:04385 
在FPGA設(shè)計中，時序約束對于電路性能和可靠性非常重要。在上一篇的文章中，已經(jīng)詳細(xì)介紹了FPGA時序約束的主時鐘約束。
2023-06-12 17:29:21627 跨時鐘域是FPGA設(shè)計中最容易出錯的設(shè)計模塊，而且一旦跨時鐘域出現(xiàn)問題，定位排查會非常困難，因為跨時鐘域問題一般是偶現(xiàn)的，而且除非是構(gòu)造特殊用例一般的仿真是發(fā)現(xiàn)不了這類問題的。
2023-05-25 15:06:00875 
如果SoC設(shè)計規(guī)模小，在單個FPGA內(nèi)可以容納，那么只要系統(tǒng)中的FPGA具有所SoC所設(shè)計需要時鐘的數(shù)量
2023-04-07 09:42:57401 LABVIEW視覺模塊的組成及系統(tǒng)說明
2023-02-17 13:52:271 時鐘使能電路是同步設(shè)計的基本電路，在很多設(shè)計中，雖然內(nèi)部不同模塊的處理速度不同，但由于這些時鐘是同源的，可以將它們轉(zhuǎn)化為單一時鐘處理；在ASIC中可以通過STA約束讓分頻始終和源時鐘同相，但
2023-01-05 14:00:07645 ASIC 和FPGA芯片的內(nèi)核之間最大的不同莫過于時鐘結(jié)構(gòu)。ASIC設(shè)計需要采用諸如時鐘樹綜合、時鐘延遲匹配等方式對整個時鐘結(jié)構(gòu)進(jìn)行處理，但是 FPGA設(shè)計則完全不必。
2022-11-23 16:50:49586 
當(dāng)我剛開始我的FPGA設(shè)計生涯時，我對明顯更小、更不靈活的 FPGA（想想 XC4000XL / Clcyone3/4和 Spartan）和工具的非常簡單的時鐘規(guī)則之一是盡可能只使用單個時鐘。當(dāng)然，這并不總是可能的，但即便如此，時鐘的數(shù)量仍然有限。
2022-09-30 08:49:261082 ?xilinx 的 FPGA 時鐘結(jié)構(gòu)，7 系列 FPGA 的時鐘結(jié)構(gòu)和前面幾個系列的時鐘結(jié)構(gòu)有了很大的區(qū)別，7系列的時鐘結(jié)構(gòu)如下圖所示。
2022-07-03 17:13:482156 在外的高速PCB布線使還會帶來串?dāng)_、信號完整性等非常嚴(yán)重的問題。如果可以在中低端FPGA上實現(xiàn)高速時鐘數(shù)據(jù)恢復(fù)電路，則可降低成本且提高整個電路系統(tǒng)的性能。 &
2009-10-24 08:38:08
（Field Programmable Gate Array）是在PAL、GAL等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA設(shè)計不是簡單的芯片研究，主要是
2021-12-29 19:41:486 （Field Programmable Gate Array）是在PAL、GAL等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA設(shè)計不是簡單的芯片研究，主要是
2021-12-29 19:41:385 Gate Array）是在PAL、GAL等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA設(shè)計不是簡單的芯片研究，主要是利用 FPGA 的模式進(jìn)行其他行業(yè)產(chǎn)
2021-12-29 19:41:2717 Array）是在PAL、GAL等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA設(shè)計不是簡單的芯片研究，主要是利用 FPGA 的模式進(jìn)行其他行業(yè)產(chǎn)品的設(shè)計
2021-12-29 19:41:172 Gate Array）是在PAL、GAL等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA設(shè)計不是簡單的芯片研究，主要是利用 FPGA 的模式進(jìn)行其他行業(yè)產(chǎn)
2021-12-29 19:40:357 labview視覺中不同模塊的使用綜述
2021-09-10 16:16:2231 區(qū)域（Region）：每個FPGA器件被分為多個區(qū)域，不同的型號的器件區(qū)域數(shù)量不同。
FPGA時鐘資源主要有三大類：時鐘管理模、時鐘IO、時鐘布線資源。
時鐘管理模塊：不同廠家及型號的FPGA中
2020-12-09 14:49:0320 時鐘網(wǎng)絡(luò)反映了時鐘從時鐘引腳進(jìn)入FPGA后在FPGA內(nèi)部的傳播路徑。 報告時鐘網(wǎng)絡(luò)命令可以從以下位置運行： A,VivadoIDE中的Flow Navigator; B,Tcl命令
2020-11-29 09:41:002343 時鐘使能電路是同步設(shè)計的重要基本電路，在很多設(shè)計中，雖然內(nèi)部不同模塊的處理速度不同，但是由于這些時鐘是同源的，可以將它們轉(zhuǎn)化為單一的時鐘電路處理。在FPGA的設(shè)計中，分頻時鐘和源時鐘的skew不容易
2020-11-10 13:53:414370 
同步時序電路設(shè)計中最關(guān)鍵的是時鐘設(shè)計， 隨著電路規(guī)模與速度的提高， 對時鐘的周期、占空比、延時和抖動等方面的要求也越來越高。為了順應(yīng)這需求， Spartan-6 系統(tǒng)器件在原有的ＤＣＭ模塊基礎(chǔ)引入
2020-01-08 15:54:4319 時鐘是FPGA設(shè)計中最重要的信號，FPGA系統(tǒng)內(nèi)大部分器件的動作都是在時鐘的上升沿或者下降沿進(jìn)行。
2019-09-20 15:10:184795 
在本次演示中，NI的LabVIEW FPGA用于創(chuàng)建自定義視覺算法，使用3D非接觸式測量提高精度。
LabVIEW FPGA還將LabVIEW圖形化開發(fā)平臺擴(kuò)展到FPGA，使用戶更容易使用
2018-11-22 06:09:003991 NI FlexRIO是NI公司推出的FPGA應(yīng)用的模塊化產(chǎn)品，基于NI LabVIEW可重配置I/ O(RIO)架構(gòu)的NI FlexRIO在一個平臺中集成了高性能模塊化I / O、功能強(qiáng)大的Xilinx FPGA以及基于PC的技術(shù)，是板載處理和實時分析應(yīng)用系統(tǒng)的理想之選。
2018-07-05 09:11:002607 LabVIEW可編程FPGA模塊內(nèi)嵌到示波器中，同時，內(nèi)嵌到此系列示波器中的FPGA模塊，可以通過LabVIEW FPGA開發(fā)工具進(jìn)行重新編程和定向話設(shè)計，本系列示波器主要包括PXIe5170R，PXIe-5171R兩種型號。
2018-06-30 07:37:003831 
內(nèi)容包括：LabVIEW嵌入式產(chǎn)品族，FPGA技術(shù)，FPGA在系統(tǒng)中的重要性，簡化的FPGA范例，圖形化FPGA編程，圖形化功能仿真，通信與I/O，商業(yè)現(xiàn)成可用的硬件（COTS），常見應(yīng)用。
2018-06-25 13:01:004071 
對于利用LabVIEW FPGA實現(xiàn)RIO目標(biāo)平臺上的定制硬件的工程師與開發(fā)人員，他們可以很容易地利用所推薦的組件設(shè)計構(gòu)建適合其應(yīng)用的、可復(fù)用且可擴(kuò)展的代碼模塊?；谝呀?jīng)驗證的設(shè)計進(jìn)行代碼模塊開發(fā)
2017-11-24 15:36:032055 
在 Xilinx 系列 FPGA 產(chǎn)品中，全局時鐘網(wǎng)絡(luò)是一種全局布線資源，它可以保證時鐘信號到達(dá)各個目標(biāo)邏輯單元的時延基本相同。其時鐘分配樹結(jié)構(gòu)如圖1所示。 圖1.Xilinx FPGA全局時鐘分配
2017-11-22 07:09:368418 
介紹一種采用FPGA（現(xiàn)場可編程門陣列電路）實現(xiàn)SDH（同步數(shù)字體系）設(shè)備時鐘芯片設(shè)計技術(shù)，硬件主要由1 個FPGA 和1 個高精度溫補(bǔ)時鐘組成．通過該技術(shù)，可以在FPGA 中實現(xiàn)需要專用芯片才能實現(xiàn)的時鐘芯片各種功能，而且輸入時鐘數(shù)量對比專用芯片更加靈活，實現(xiàn)該功能的成本降低三分之一．
2017-11-21 09:59:001704 
"利用LabVIEW FPGA模塊在NI PXI-7831R可重配置I/O板卡的FPGA上編程，不但使我們的系統(tǒng)性能超過了規(guī)格要求，還節(jié)省了90%的硬件搭建成本。"—— Matthew Viele
2017-11-18 18:24:141526 開發(fā)和測試汽車電子、航空電子設(shè)備及數(shù)字傳感器的工程師和設(shè)計師們，經(jīng)常需要測量和模擬設(shè)備所產(chǎn)生的脈沖寬度調(diào)制(Pulse Width Modulation, PWM)信號。LabVIEW FPGA模塊
2017-11-18 07:18:218848 
每個FPGA芯片(FPGA)是由有限個帶有可編程連接預(yù)定義資源組成。這些互連資源通過LabVIEW FPGA模塊實現(xiàn)用戶設(shè)計的數(shù)字電路。用戶創(chuàng)建FPGA VI時設(shè)計一個電路示意圖，以說明FPGA邏輯
2017-11-18 05:57:01646 
相比其它FPGA設(shè)計工具，NI LabVIEW FPGA模塊可幫助嵌入式設(shè)計人員使用更少的工程資源更快速地完成項目。LabVIEW FPGA 2014 中新增多項性能提升,可以幫助您使用最新的技術(shù)在
2017-11-18 04:44:583296 
NI FlexRIO設(shè)備包括了可采用NI LabVIEW FPGA模塊進(jìn)行編程的現(xiàn)場可編程門陣列（FPGA）模塊，以及能提供高性能模擬和數(shù)字I/O的適配器模塊。適配器模塊是可互換的，并可以在
2017-11-18 02:30:021554 
通過LabVIEW 8.6實時模塊中的新功能 - CompactRIO掃描模式，您可以在兩個方案中選擇其一：在無需對FPGA編程的情況下直接在LabVIEW Real-Time及主機(jī)應(yīng)用程序中訪問I
2017-11-17 08:55:092683 
一種基于FPGA 的將并行數(shù)據(jù)以SPI 串行方式自動發(fā)送出去的方法。 二、關(guān)鍵字： VHDL、FPGA、SPI、串行數(shù)據(jù)輸出選擇模塊、移位脈沖產(chǎn)生模塊、SPI 時鐘采集信號和無相移的SPI 基準(zhǔn)時鐘產(chǎn)生模塊、SPI 時鐘輸出選擇模塊、8bit SPI 時鐘采集生成模塊、16bit SPI 時鐘采集生成
2017-10-19 10:33:0118 基于異步FIFO在FPGA與DSP通信中的運用
2017-10-19 10:30:5610 labview全模塊
2017-04-19 16:57:4885 目前,大型設(shè)計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設(shè)計,對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設(shè)計的要求,一般在FPGA設(shè)計中采用全局時鐘資源驅(qū)動設(shè)計的主時鐘,以達(dá)到最低的時鐘抖動和延遲。
2017-02-11 11:34:114128 如何正確使用FPGA的時鐘資源
2017-01-18 20:39:1322 異步FIFO在FPGA與DSP通信中的運用
2016-05-19 11:17:1115 通過 labview fpga定制硬件。
2016-05-17 17:47:5924 [NI技術(shù)]-LabVIEW-FPGA代碼模塊設(shè)計，入門級資料。
2016-05-17 16:41:5132 低功耗時鐘門控算術(shù)邏輯單元在不同FPGA中的時鐘能量分析
2015-11-19 14:50:200 DLL在_FPGA時鐘設(shè)計中的應(yīng)用，主要說明DLL的原理，在Xilinx FPGA中是怎么實現(xiàn)的。
2015-10-28 14:25:421 借助NI LabVIEW，將嵌入式應(yīng)用程序設(shè)計、建模并部署到各類處理目標(biāo)（包括：現(xiàn)成的實時系統(tǒng)和基于FPGA的系統(tǒng)，以及自定義微處理器與微控制器設(shè)備）。包括LabVIEW RT模塊、LabVIEW FPGA 模塊
2012-08-01 15:47:49369 利用FPGA實現(xiàn)大型設(shè)計時，可能需要FPGA具有以多個時鐘運行的多重數(shù)據(jù)通路，這種多時鐘FPGA設(shè)計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設(shè)計和時鐘/數(shù)
2012-05-21 11:26:10997 
將LabVIEW部署于聯(lián)網(wǎng)可編程自動化控制器(PAC)以創(chuàng)建可靠的分布式監(jiān)控系統(tǒng)，并連接現(xiàn)有的可編程邏輯控制器(PLC)和企業(yè)系統(tǒng)。 NI LabVIEW實時模塊 實時執(zhí)行跟蹤工具包 NI LabVIEW FPGA模塊 NI
2012-02-27 13:57:15495 在Quartus Ⅱ開發(fā)環(huán)境下,用Verilog HDL硬件描述語言設(shè)計了一個可以在FPGA芯片上實現(xiàn)的數(shù)字時鐘. 通過將設(shè)計代碼下載到FPGA的開發(fā)平臺Altera DE2開發(fā)板上進(jìn)行了功能驗證. 由于數(shù)字時鐘的通用
2011-11-29 16:51:43177 為了解決基于LabVIEWFPGA模塊的DMAFIFO深度設(shè)定不當(dāng)帶來的數(shù)據(jù)不連續(xù)問題，結(jié)合LabVIEWFPGA的編程特點和DMA FIFO的工作原理，提出了一種設(shè)定 FIFO 深度的方法。對FIFO不同深度的實驗表明，采
2011-09-26 13:45:176638 
在FPGA設(shè)計中，為了成功地操作，可靠的時鐘是非常關(guān)鍵的。設(shè)計不良的時鐘在極限的溫度、電壓下將導(dǎo)致錯誤的行為。在設(shè)計PLD／FPGA時通常采用如下四種類型時鐘：全局時鐘、門控時鐘
2011-09-21 18:38:583313 
提出了一種基于FPGA的時鐘跟蹤環(huán)路的設(shè)計方案,該方案簡化了時鐘跟蹤環(huán)路的結(jié)構(gòu),降低了時鐘調(diào)整電路的復(fù)雜度。實際電路測試結(jié)果表明,該方案能夠使接收機(jī)時鐘快速準(zhǔn)確地跟蹤發(fā)
2010-11-19 14:46:5431 LabVIEW在全自動點膠機(jī)中的應(yīng)用
挑戰(zhàn)：運用LabVIEW+Vision+Motion的結(jié)合，迅速開發(fā)一套面向商用的全自動點膠機(jī)。
應(yīng)用方案：應(yīng)用NI的運動控
2010-05-13 10:18:302931 
對于利用LabVIEW FPGA實現(xiàn)RIO目標(biāo)平臺上的定制硬件的工程師與開發(fā)人員，他們可以很容易地利用所推薦的組件設(shè)計構(gòu)建適合其應(yīng)用的、可復(fù)用且可擴(kuò)展的代碼模塊?；谝呀?jīng)驗證的
2010-01-18 08:27:15187 大型設(shè)計中FPGA的多時鐘設(shè)計策略
利用FPGA實現(xiàn)大型設(shè)計時，可能需要FPGA具有以多個時鐘運行的多重數(shù)據(jù)通路，這種多時鐘FPGA設(shè)計必須特別小心，需要注意最大時鐘速率
2009-12-27 13:28:04604 
闡述了如何運用門控時鐘來進(jìn)行CMOS電路的低功耗設(shè)計。分析了門控時鐘的實現(xiàn)方式,如何借助EDA工具在設(shè)計中使用門控時鐘,并且附有部分腳本程序,以一個watchdog timer模塊為例,給出
2009-11-19 11:49:3722 DLL在FPGA時鐘設(shè)計中的應(yīng)用:在ISE集成開發(fā)環(huán)境中，用硬件描述語言對FPGA 的內(nèi)部資源DLL等直接例化，實現(xiàn)其消除時鐘的相位偏差、倍頻和分頻的功能。時鐘電路是FPGA開發(fā)板設(shè)計中的
2009-11-01 15:10:3033 影響FPGA設(shè)計中時鐘因素的探討:時鐘是整個電路最重要、最特殊的信號，系統(tǒng)內(nèi)大部分器件的動作都是在時鐘的跳變沿上進(jìn)行, 這就要求時鐘信號時延差要非常小, 否則就可能造成時
2009-11-01 14:58:3326 基于FPGA的高速時鐘數(shù)據(jù)恢復(fù)電路的實現(xiàn)
時鐘數(shù)據(jù)恢復(fù)電路是高速收發(fā)器的核心模塊，而高速收發(fā)器是通信系統(tǒng)中的關(guān)鍵部分。隨著光纖在通信中的應(yīng)用，信道可以承載
2009-10-25 10:29:453352 
在虛擬儀器LabVIEW平臺中串行通信模塊的應(yīng)用:本文介紹了虛擬儀器LabVIEW平臺中含有的串行通信模塊的應(yīng)用,通過運用該模塊,兩臺PC機(jī)、PC 機(jī)與單片機(jī)、PC 機(jī)與帶有串口的測試儀器之間
2009-09-26 10:44:0666 使用 LabVIEW FPGA 模塊和可重新配置I/O 設(shè)備開發(fā)測量與控制應(yīng)用通過使用LabVIEW FPGA 模塊和可重新配置I/O(RIO)硬件，NI 為您提供了一種直觀可用的解決方案，它可以將FPGA技術(shù)的靈活性
2009-07-23 08:09:2865 摘要：介紹了為PET（正電子發(fā)射斷層掃描儀）的前端電子學(xué)模塊提供時間基準(zhǔn)而設(shè)計的一種新型高頻時鐘扇出電路。該電路利用FPGA芯片來實現(xiàn)對高頻時鐘的分頻
2009-06-20 12:41:041178 
摘要：本篇應(yīng)用筆記討論了DS3900串口通信模塊和LabView的使用問題，LabView是適用于嵌入式應(yīng)用的圖形化界面開發(fā)平臺。本文可作為面向DS3900的LabView界面用戶指南。
2009-05-07 11:30:40473 
精密參考時鐘在時鐘與數(shù)據(jù)恢復(fù)電路中的應(yīng)用
2009-05-04 13:36:4435 摘要：本篇應(yīng)用筆記討論了DS3900串口通信模塊和LabView的使用問題，LabView是適用于嵌入式應(yīng)用的圖形化界面開發(fā)平臺。本文可作為面向DS3900的LabView界面用戶指南。
2009-04-28 11:38:27698 
運用LabView控制DS3900串口通信模塊
本篇應(yīng)用筆記討論了DS3900串口通信模塊和LabView的使用問題，LabView是適用于嵌入式應(yīng)用的圖形化界面開發(fā)平臺。本文可作為面向DS3900的L
2009-01-06 13:52:391021 
LabVIEW8.5控制設(shè)計和仿真模塊美國國家儀器有限公司（簡稱NI）宣布推出其NI LabVIEW8.5控制設(shè)計與仿真模塊。作為LabVIEW圖形化系統(tǒng)設(shè)計平臺的擴(kuò)展，該模塊可以幫助
2008-05-19 13:34:431570
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