如圖是傳統(tǒng)的設(shè)計(jì)方法，在最后測(cè)試之前，沒(méi)有做任何的處理，基本都是依靠設(shè)計(jì)者的經(jīng)驗(yàn)來(lái)完成的。在對(duì)樣機(jī)測(cè)試檢驗(yàn)時(shí)才可以查找到問(wèn)題，確定問(wèn)題原因。為了解決問(wèn)題，很可能又要從頭開(kāi)始設(shè)計(jì)一遍。無(wú)論是從開(kāi)發(fā)周期還是開(kāi)發(fā)成本上看，這種主要依賴(lài)設(shè)計(jì)者經(jīng)驗(yàn)的方法不能滿(mǎn)足現(xiàn)代產(chǎn)品開(kāi)發(fā)的要求，更不能適應(yīng)現(xiàn)代高速電路高復(fù)雜性的設(shè)計(jì)。所以必須借助先進(jìn)的設(shè)計(jì)工具來(lái)定性、定量的分析，控制設(shè)計(jì)流程。

　　隨著信息寬帶化和高速化的發(fā)展，以前的低速PCB已完全不能滿(mǎn)足日益增長(zhǎng)信息化發(fā)展的需要，人們對(duì)通信需求的不斷提高，要求信號(hào)的傳輸和處理的速度越來(lái)越快，相應(yīng)的高速PCB的應(yīng)用也越來(lái)越廣，設(shè)計(jì)也越來(lái)越復(fù)雜。高速電路有兩個(gè)方面的含義，一是頻率高，通常認(rèn)為數(shù)字電路的頻率達(dá)到或是超過(guò)45MHZ至50MHZ，而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)系統(tǒng)的三分之一，就稱(chēng)為高速電路;二是從信號(hào)的上升與下降時(shí)間考慮，當(dāng)信號(hào)的上升時(shí)小于6倍信號(hào)傳輸延時(shí)時(shí)即認(rèn)為信號(hào)是高速信號(hào)，此時(shí)考慮的與信號(hào)的具體頻率無(wú)關(guān).高速PCB的出現(xiàn)將對(duì)硬件人員提出更高的要求，僅僅依靠自己的經(jīng)驗(yàn)去布線(xiàn)，會(huì)顧此失彼，造成研發(fā)周期過(guò)長(zhǎng)，浪費(fèi)財(cái)力物力，生產(chǎn)出來(lái)的產(chǎn)品不穩(wěn)定。

　　高速電路設(shè)計(jì)在現(xiàn)代電路設(shè)計(jì)中所占的比例越來(lái)越大，設(shè)計(jì)難度也越來(lái)越高，它的解決不僅需要高速器件，更需要設(shè)計(jì)者的智慧和仔細(xì)的工作，必須認(rèn)真研究分析具體情況，解決存在的高速電路問(wèn)題.一般說(shuō)來(lái)主要包括三方面的設(shè)計(jì)：信號(hào)完整性設(shè)計(jì)、電磁兼容設(shè)計(jì)、電源完整性設(shè)計(jì).

　　在電子系統(tǒng)與電路全面進(jìn)入1GHz以上的高速高頻設(shè)計(jì)領(lǐng)域的今天，在實(shí)現(xiàn)VLSI芯片、PCB和系統(tǒng)設(shè)計(jì)功能的前提下具有性能屬性的信號(hào)完整性問(wèn)題已經(jīng)成為電子設(shè)計(jì)的一個(gè)瓶頸。從廣義上講，信號(hào)完整性指的是在高速產(chǎn)品中有互連線(xiàn)引起的所有問(wèn)題，它主要研究互連線(xiàn)與數(shù)字信號(hào)的電壓電流波形相互作用時(shí)其電氣特性參數(shù)如何影響產(chǎn)品的性能。

　　傳統(tǒng)的設(shè)計(jì)方法在制作的過(guò)程中沒(méi)有仿真軟件來(lái)考慮信號(hào)完整性問(wèn)題，產(chǎn)品首次成功是很難的，降低了生產(chǎn)效率。只有在設(shè)計(jì)過(guò)程中融入信號(hào)完整性分析，才能做到產(chǎn)品在上市時(shí)間和性能方面占優(yōu)勢(shì)。對(duì)于高速PCB設(shè)計(jì)者來(lái)說(shuō)，熟悉信號(hào)完整性問(wèn)題機(jī)理理論知識(shí)、熟練掌握信號(hào)完整性分析方法、靈活設(shè)計(jì)信號(hào)完整性問(wèn)題的解決方案是很重要的，因?yàn)橹挥羞@樣才能成為21世紀(jì)信息高速化的成功硬件工程師。

　　信號(hào)完整性的研究還是一個(gè)不成熟的領(lǐng)域，很多問(wèn)題只能做定性分析，為此，在設(shè)計(jì)過(guò)程中首先要盡量應(yīng)用已經(jīng)成熟的工程經(jīng)驗(yàn);其次是要對(duì)產(chǎn)品的性能做出預(yù)測(cè)和評(píng)估以及仿真。在設(shè)計(jì)過(guò)程中可以不斷積累分析能力，不斷創(chuàng)新解決信號(hào)完整性的方法，利用仿真工具可以得到檢驗(yàn)。

　　現(xiàn)在越來(lái)越多的高速設(shè)計(jì)是采用一種有利于加快開(kāi)發(fā)周期的更有效的方法。先是建立一套滿(mǎn)足設(shè)計(jì)性能指標(biāo)的物理設(shè)計(jì)規(guī)擇，通過(guò)這些規(guī)則來(lái)限制PCB布局布線(xiàn)。在器件安裝之前，先進(jìn)行仿真設(shè)計(jì)。在這種虛擬測(cè)試中，設(shè)計(jì)者可以對(duì)比設(shè)計(jì)指標(biāo)來(lái)評(píng)估性能。而這些關(guān)鍵的前提因素是要建立一套針對(duì)性能指標(biāo)的物理設(shè)計(jì)規(guī)則，而規(guī)則的基礎(chǔ)又是建立在基于模型的仿真分析和準(zhǔn)確預(yù)測(cè)電氣特性之上的，所以不同階段的仿真分析顯得非常重要。

　　Cadence公司針對(duì)PCB SI發(fā)布一個(gè)功能非常實(shí)用的高速電路設(shè)計(jì)及信號(hào)完整性分析的工具選件——Allegro PCB，利用這個(gè)仿真軟件能夠根據(jù)疊層的排序，PCB的介電常數(shù)，介質(zhì)的厚度，信號(hào)層所處的位置以及線(xiàn)寬等等來(lái)判斷某一PCB線(xiàn)條是否屬于微帶線(xiàn)、帶狀線(xiàn)、寬帶耦合帶狀線(xiàn)，并且根據(jù)不同的計(jì)算公式自動(dòng)計(jì)算出信號(hào)線(xiàn)的阻抗以及信號(hào)線(xiàn)的反射、串?dāng)_、電磁干擾等等，從而可以對(duì)布線(xiàn)進(jìn)行約束以保證PCB的信號(hào)完整性。