兩個(gè)二進(jìn)制數(shù)字A_i，B_i和一個(gè)進(jìn)位輸入C_i相加，產(chǎn)生一個(gè)和輸出S_i，以及一個(gè)進(jìn)位輸出C_i＋1。
　　
　　表2.2中列出一位全加器進(jìn)行加法運(yùn)算的輸入輸出真值表。

表2.2 一位全加器真值表圖

　　根據(jù)表2.2所示的真值表，三個(gè)輸入端和兩個(gè)輸入端可按如下邏輯方程進(jìn)行聯(lián)系：
　　
　　S_i＝A_i⊕B_i⊕C_i

??? C_i＋1＝A_iB_i＋B_iC_i＋C_iA_i??????? (2.23)
　　
　　按此表達(dá)式組成的一位全加器示圖2.2，求和部分S_i由兩個(gè)異或門組成，進(jìn)位部分C_i+1由與非門組成。

圖2.2　一位全加器(FA)單元

　　補(bǔ)碼運(yùn)算的二進(jìn)制加法/減法器的邏輯結(jié)構(gòu)圖

由圖看到，n個(gè)1位的全加器(FA)可級(jí)聯(lián)成一個(gè)n位的行波進(jìn)位加減器。M為方式控制輸入線，當(dāng)M＝0時(shí)，作加法(A＋B)運(yùn)算；當(dāng)M＝1時(shí)，作減法(A－B)運(yùn)算，在后一種情況下，A－B運(yùn)算轉(zhuǎn)化成[A]_補(bǔ)＋[－B]_補(bǔ)運(yùn)算，求補(bǔ)過(guò)程由B＋1來(lái)實(shí)現(xiàn)。因此，圖中最右邊的全加器的起始進(jìn)位輸入端被連接到功能方式線M上，作減法時(shí)M＝1，相當(dāng)于在加法器的最低位上加1。另外，圖中左邊還表示出單符號(hào)位法的溢出檢測(cè)邏輯；當(dāng)C_n＝C_n－1時(shí)，運(yùn)算無(wú)溢出；而當(dāng)C_n≠C_n－1時(shí)，運(yùn)算有溢出，經(jīng)異或門產(chǎn)生溢出信號(hào)。
　　
　　對(duì)一位全加器(FA)來(lái)說(shuō)，S_i的時(shí)間延遲為6T(每級(jí)異或門延遲3T)，C_i＋1的時(shí)間延遲為5T，其中T被定義為相應(yīng)于單級(jí)邏輯電路的單位門延遲。T通常采用一個(gè)“與非”門或一個(gè)“或非”門的時(shí)間延遲來(lái)作為度量單位。
　　
　　現(xiàn)在我們計(jì)算一個(gè)n位的行波進(jìn)位加法器的時(shí)間延遲。假如采用圖2.2(a)所示的一位全加器并考慮溢出檢測(cè)，那么n位行波進(jìn)位加法器的延遲時(shí)間t_a為
　　
　　t_a＝n·2T＋9T＝(2n＋9)T??????? (2.22)
　　
　　9T為最低位上的兩極“異或”門再加上溢出“異或”門的總時(shí)間，2T為每級(jí)進(jìn)位鏈的延遲時(shí)間。
　　
　　當(dāng)不考慮溢出檢測(cè)時(shí)，有
　　
　　t_a＝(n-1)·2T＋9T　　　　　　 　(2.23)
　　
　　t_a意味著加法器的輸入端輸入加數(shù)和被加數(shù)后，在最壞情況下加法器輸出端得到穩(wěn)定的求和輸出所需的最長(zhǎng)時(shí)間。顯然這個(gè)時(shí)間越小越好。注意，加數(shù)、被加數(shù)、進(jìn)位與和數(shù)都是用電平來(lái)表示的，因此，所謂穩(wěn)定的求和輸出，就是指穩(wěn)定的電平輸出。