一。利用74LS138實現(xiàn)4-16譯碼器

設(shè)計要求：

· 用2片3-8 譯碼器拼接成4-16 譯碼器

· 仿真驗證電路的正確性

· 注意觀察輸出信號的毛刺（競爭冒險）

設(shè)計思路：

如下圖所示，我們讓最高位輸入IN_D接到片1的G2BN，接到片2的G1，這樣若IN_D=0，則上方的芯片被選中，下方芯片被禁用，若IN_D=1，則相反。

電路邏輯設(shè)計如下：

用QuartusⅡ進行功能性仿真后得：

用QuartusⅡ進行時序性仿真后得：

仿真結(jié)果符合預(yù)期，且出現(xiàn)了“毛刺”，即電路的冒險與競爭現(xiàn)象，這是由于邏輯門存在延遲以及信號的傳輸路徑不同造成的，當(dāng)輸入信號電平發(fā)生瞬時變化時，電路就可能產(chǎn)生與穩(wěn)態(tài)時不一致的錯誤輸出。

二。利用74LS161計數(shù)器芯片實現(xiàn)模12的計數(shù)器

設(shè)計要求：

用161計數(shù)器芯片，設(shè)計一個M=12的計數(shù)器

上電后，對CLK信號，從0順序計數(shù)到11，然后回繞到0

當(dāng)計數(shù)值為11的CLK周期，溢出信號OV輸出一個高電平，其他周期OV信號輸出0

用波形仿真觀察電路結(jié)果

設(shè)計思路：

要實現(xiàn)模12的計數(shù)器，及從0到11，現(xiàn)在QD為高位，及從0000到1011，然后復(fù)位，再從0000開始循環(huán)計數(shù)。因為在一個計數(shù)周期中，QA，QB，QD都為1的時候只有在1011的時候才會出現(xiàn)，故利用這個特點，使QA，QB，QD相與非得到0，并把這個信號輸入到LDN端，使計數(shù)器置位回到0000的初始狀態(tài)，并且OV端會輸出高電平，表示一個計時周期的結(jié)束。

電路邏輯設(shè)計如下：

用QuartusⅡ進行功能性仿真后得：

用QuartusⅡ進行時序性仿真后得：

可見，時序仿真對信號的響應(yīng)有一定的延遲。

三。利用74LS161計數(shù)器芯片實現(xiàn)模20的計數(shù)器

設(shè)計要求：

用161計數(shù)器芯片，設(shè)計一個M=20的計數(shù)器， 可以用多片

上電后，對CLK信號，從0順序計數(shù)到19，然后回繞到0

當(dāng)計數(shù)值為19的CLK周期，溢出信號OV輸出一個高電平，其他周期OV信號輸出0

用波形仿真觀察電路結(jié)果

設(shè)計思路：

因為一片161最大只能實現(xiàn)模16的計數(shù)功能，故要用兩片161芯片級聯(lián)來實現(xiàn)這個功能，那么首先要解決的問題是如何使兩個161芯片協(xié)同工作呢，即要使第一片計數(shù)從0到15，然后再激活第二個芯片開始工作，這里把低位片的溢出端RCO，接到高位片的LND端，而使ENT端常為1，這樣當(dāng)?shù)臀黄粋€周期計數(shù)結(jié)束之后，RCO產(chǎn)生高電平，會使高位片開始工作，即高位片輸出0001，但是下一個脈沖到來的時候，RCO就會變?yōu)榈碗娖剑藭r高位片進入保持狀態(tài)，保持0001的狀態(tài)，直到00010011，然后復(fù)位開始下一個周期的循環(huán)。那么如何復(fù)位呢？

設(shè)兩個芯片的八個輸出位分別為QH，QG，QF，QE，QD，QC，QB，QA（從高位到低位）計數(shù)周期為00000000到00010011（0到19），通過觀察發(fā)現(xiàn)只有在一個周期結(jié)束的時候才會出現(xiàn)QA，QB，QE同時為1的情況，故可利用這一特性，讓3個信號相與非（得0）接到兩個161芯片的LND端，實現(xiàn)兩個計數(shù)器的復(fù)位。

電路邏輯設(shè)計如下：

用QuartusⅡ進行功能性仿真后得：

用QuartusⅡ進行時序性仿真后得：