在高速PCB設(shè)計(jì)中，信號(hào)完整性問題對于電路設(shè)計(jì)的可靠性影響越來越明顯，為了解決信號(hào)完整性問題，設(shè)計(jì)工程師將更多的時(shí)間和精力投入到電路板設(shè)計(jì)的約束條件定義階段。通過在設(shè)計(jì)早期使用面向設(shè)計(jì)的信號(hào)分析工具，運(yùn)行多種仿真，并仔細(xì)地規(guī)劃電路板拓?fù)浣Y(jié)構(gòu)，可以制定出電特性和物理特性的綜合設(shè)計(jì)約束條件，從而避免EMI等相關(guān)問題。

當(dāng)前的典型設(shè)計(jì)環(huán)境大都是面向設(shè)計(jì)后期，以電路板繪制為主要考慮因素。設(shè)計(jì)工具提供商現(xiàn)在開始著手應(yīng)對這些新的設(shè)計(jì)挑戰(zhàn)。但是設(shè)計(jì)工程師們需要一個(gè)全新的方法來解決設(shè)計(jì)中日益突出的高速設(shè)計(jì)問題，采用該方法，設(shè)計(jì)工程師在設(shè)計(jì)的早期就可以解決問題。

更緊密的工具集成

要想找出并解決這些高速信號(hào)問題，并且不依賴昂貴而費(fèi)時(shí)的電路板測試步驟，關(guān)鍵是要在電路板設(shè)計(jì)前進(jìn)行大量的信號(hào)分析。當(dāng)設(shè)計(jì)工程師發(fā)現(xiàn)這些問題后，就能通過改變布線和電路層分布、定義時(shí)鐘線的布線拓?fù)?、選擇特定速度的元器件來保證電路設(shè)計(jì)一次性成功。

然而以前的信號(hào)完整性分析工具都具有很大的局限性，要么不易使用，要么不具有分析整個(gè)設(shè)計(jì)的能力。因此，設(shè)計(jì)工程師只能靠經(jīng)驗(yàn)來決定需要重點(diǎn)注意的關(guān)鍵電路網(wǎng)絡(luò)，或者靠信號(hào)完整性綜合分析工具來分析。

最近，設(shè)計(jì)工具開始有了新的突破，開發(fā)出針對高速設(shè)計(jì)問題的有效分析工具。以Innoveda提供的信號(hào)完整性分析工具為例，該公司的HyperLynx工具組具有易于使用的特點(diǎn)，并能夠提供強(qiáng)大的電路板繪制前后信號(hào)完整性分析功能。它的一個(gè)突出特征是用戶界面非常友好，這使得設(shè)計(jì)工程師能很快對他們設(shè)想到的“可能情況”作出分析，并對終端拓?fù)涞葐栴}進(jìn)行實(shí)驗(yàn)，從而迅速找到滿足性能和可靠性的最佳解決方案。對于那些處理高復(fù)雜度電路板和系統(tǒng)的工程師來說，Innoveda的XTK信號(hào)完整性校驗(yàn)工具組和ePlanner信號(hào)完整性規(guī)劃環(huán)境提供了用于超高速信號(hào)完整性分析的先進(jìn)算法和一些成熟的驗(yàn)證功能，包括拓?fù)浞治?、高速掃描以及損耗線、蒙特卡羅法以及用于信號(hào)完整性分析的高級算法。

過去設(shè)計(jì)工程師必須在Hyperlynx和XTK間作出選擇。最近，Innoveda實(shí)現(xiàn)了這兩種關(guān)鍵信號(hào)完整性分析工具之間的連接，這種連接將二者集成在一起，可以在一個(gè)設(shè)計(jì)中同時(shí)使用這兩種工具，能有效縮短設(shè)計(jì)周期。通常，HyperLynx最初是作為高速PCB信號(hào)分析的工具，而XTK和ePlanner則用來進(jìn)行更復(fù)雜的拓?fù)浞治龊图s束條件生成。

增強(qiáng)布線能力

在確定布線規(guī)則后，設(shè)計(jì)工程師開始轉(zhuǎn)入設(shè)計(jì)的物理實(shí)現(xiàn)。通常的PCB繪圖工具提供綜合的元件選擇能力，能夠設(shè)置板層，分配約束規(guī)則并管理板上所有元件的放置。優(yōu)良工具必須使用方便，能自動(dòng)管理所有的設(shè)計(jì)約束條件，并產(chǎn)生最終的電路板設(shè)計(jì)。

但在高速設(shè)計(jì)環(huán)境中這還不夠，PCB繪圖工具必須提供更加綜合的解決方案。目前一些設(shè)計(jì)通常十分復(fù)雜，開發(fā)時(shí)間短，設(shè)計(jì)工程師不能再用過去的手工繪制方式，否則既費(fèi)時(shí)又容易出錯(cuò)。為了盡可能提高工作效率并解決大量的信號(hào)分析問題，設(shè)計(jì)工程師需要一種工具使他們既能以批處理方式又能交互式完成布線。

Innoveda最新發(fā)布的PowerPCB 5.0滿足了這種設(shè)計(jì)要求。這個(gè)基于形狀和規(guī)則的電路板設(shè)計(jì)系統(tǒng)包含了BlazeRouter HSD（高速設(shè)計(jì)）這一高速設(shè)計(jì)選項(xiàng)，它允許根據(jù)高速約束條件，包括最小/最大長度、匹配長度和差分對（differential paIR）進(jìn)行自動(dòng)布線。這類約束條件可以設(shè)置于規(guī)則體系中的任何地方，BlazeRouter HSD能自動(dòng)按照這些規(guī)則實(shí)現(xiàn)設(shè)計(jì)。這樣，設(shè)計(jì)工程師就可以設(shè)置并保護(hù)關(guān)鍵的電路拓?fù)?，從而確保關(guān)鍵信號(hào)按正確的順序連接。

該工具還為那些樂意于手動(dòng)布線的設(shè)計(jì)工程師添加了交互式布線編輯器，并專門為約束條件產(chǎn)生的網(wǎng)絡(luò)提供大量的特殊支持。這個(gè)新的快速交互式布線編輯器（FIRE）具有多種設(shè)計(jì)規(guī)則檢查（DRC）模式和新的布線編輯功能。設(shè)計(jì)工程師可以自動(dòng)添加“Z”型插孔，尋找差分對，監(jiān)控走線長度或根據(jù)特定的約束規(guī)則進(jìn)行設(shè)計(jì)。這樣，設(shè)計(jì)工程師可以更容易實(shí)現(xiàn)密集布線設(shè)計(jì)，在最少的板層上實(shí)現(xiàn)更大的布線密度。

此外，該工具還提供了一個(gè)圖解反饋功能，為設(shè)計(jì)工程師指出某布線選擇對板上其它網(wǎng)絡(luò)的影響。過去，設(shè)計(jì)工程師很難知道關(guān)鍵網(wǎng)絡(luò)的修改對設(shè)計(jì)的其它部分有什么影響。BlazeRouter HSD將這些過去難以了解的影響用圖解的形式表示出來，用不同的顏色和亮度表示不同的影響。這能夠幫助設(shè)計(jì)工程師了解每一個(gè)布線選擇可能存在的影響。

建立一套完整的設(shè)計(jì)方法

在解決如今電路板設(shè)計(jì)中普遍存在的高速問題方面，以上這些工具代表了當(dāng)前最主要的發(fā)展。但是，設(shè)計(jì)工具還必須增加更多的功能來適應(yīng)電路板設(shè)計(jì)中快速增長的時(shí)鐘速度和復(fù)雜性，特別是需要用一個(gè)綜合的設(shè)計(jì)方法來替代現(xiàn)在的多點(diǎn)設(shè)計(jì)工具。

新方法具有怎樣的設(shè)計(jì)流程呢？為了解決關(guān)鍵路徑中的高速問題，必須在流程最初的設(shè)計(jì)定義階段添加新的功能。要達(dá)到這一目的，新方法必須有強(qiáng)大的仿真和分析能力。同時(shí)，必須能了解電路板設(shè)計(jì)的關(guān)鍵數(shù)據(jù)，尤其是有關(guān)元器件的可用性和成本等信息。理想的情況是，設(shè)計(jì)工程師通過設(shè)計(jì)平臺(tái)能實(shí)現(xiàn)整個(gè)公司內(nèi)部的協(xié)作，設(shè)計(jì)工程師通過網(wǎng)絡(luò)不但可以在設(shè)計(jì)工程師之間交流設(shè)計(jì)思想，還可以與采購和生產(chǎn)等其它部門進(jìn)行溝通。

同時(shí)，高速電路板的設(shè)計(jì)在很大程度上依賴于一種約束生成方法。當(dāng)前，設(shè)計(jì)工程師將電子設(shè)計(jì)數(shù)據(jù)和設(shè)計(jì)約束條件輸入到電路板繪圖軟件實(shí)現(xiàn)電路設(shè)計(jì)，但信號(hào)完整性問題和電路板設(shè)計(jì)日益增加的復(fù)雜度使問題更加復(fù)雜化。為解決這些高速和復(fù)雜電路板上的信號(hào)完整性問題，他們必須在繪制電路板之前就對設(shè)計(jì)進(jìn)行仿真和綜合。這就對設(shè)計(jì)環(huán)境提出了新要求，從電特性到制造工藝，設(shè)計(jì)工程師都必須制定約束條件。在一個(gè)理想的設(shè)計(jì)平臺(tái)上，設(shè)計(jì)工程師不但可以針對走線長度、電磁干擾或串?dāng)_等參數(shù)制定電特性規(guī)則，而且可以針對元件間隔、高度限制和旋轉(zhuǎn)角度設(shè)置元件放置規(guī)則。

為了快速生成這類約束條件，該設(shè)計(jì)環(huán)境必須具有強(qiáng)大的拓?fù)浞治龊汀翱赡芮闆r”分析能力。最好能允許設(shè)計(jì)工程師以電路圖形式設(shè)計(jì)和仿真網(wǎng)絡(luò)拓?fù)?，允許采用信號(hào)完整性分析引擎在多次仿真中改變拓?fù)鋮?shù)，然后還可以研究各種端接方案，并使之與延遲約束條件、電路層選項(xiàng)和走線間距共同作用，使信號(hào)完整性受到的影響降至最低。這種功能還應(yīng)該與元件的放置緊密結(jié)合，并與規(guī)劃功能聯(lián)系起來，這樣，設(shè)計(jì)工程師才好定義初始的元件放置，并了解布線策略的性能?？偠灾?，新的設(shè)計(jì)環(huán)境必須提供強(qiáng)大的約束條件管理能力，以便設(shè)計(jì)工程師組織和管理眾多的信息。

不僅如此，這種新的面向高速設(shè)計(jì)的方法在開發(fā)過程的后期還必須提供校驗(yàn)功能。過去，電路設(shè)計(jì)工程師只有當(dāng)板上存在關(guān)鍵網(wǎng)絡(luò)才進(jìn)行布線后期校驗(yàn)，而對整個(gè)電路板設(shè)計(jì)進(jìn)行完全的綜合校驗(yàn)則認(rèn)為復(fù)雜費(fèi)時(shí)。但這一觀點(diǎn)正在變化，因?yàn)榻裉斓母咚匐娐钒逶O(shè)計(jì)中，成千上萬的網(wǎng)絡(luò)之間復(fù)雜的交互作用很難預(yù)測。要保證設(shè)計(jì)的可靠性，唯一的辦法就是對整個(gè)布線設(shè)計(jì)進(jìn)行徹底的整體仿真。