隨著現(xiàn)代高速信號的速率越來越快，信號邊緣越來越陡，芯片的供電電壓的進一步降低，時鐘頻率和數(shù)據(jù)讀取速率的增加要求消耗更多的電能，在進行電子系統(tǒng)信號完整性分析研究的同時，如何提供穩(wěn)定可靠的電源給電子系統(tǒng)也已成為重點研究方向之一。電源完整性工程的分析方法和實踐目前還處在不斷探索的階段，利用仿真技術(shù)，在滿足加工制造與測試條件的總體方案和設(shè)計準則下，在產(chǎn)品設(shè)計早期盡可能地解決電源完整性問題，能最大限度地降低產(chǎn)品成本，縮短研發(fā)周期。目前，一些EDA工具提供相應(yīng)的電源完整性（Power Integrity，PI）仿真分析功能，其中Allegro提供良好的交互工作接口，和它前端產(chǎn)品Cadence、Orcad、Capture緊密結(jié)合，為當(dāng)前高速、高密度、多層的復(fù)雜PCB設(shè)計提供了最完美解決方案。文中采用Allegro中的組件Cadence PI對ARM11核心系統(tǒng)進行了電源完整性分析，并對PCB板進行電源完整性的測試，驗證仿真分析的結(jié)果。
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1 電源完整性理論分析

1.1 電源分配系統(tǒng)的概念

在電子系統(tǒng)中，電源子系統(tǒng)的作用是為所有器件提供穩(wěn)定的電壓參考和足夠的驅(qū)動電流，因此，電源電路和功能電路之間應(yīng)該是低阻抗的電源連接和接地連接。一個理想的電源系統(tǒng)，其阻抗為0，在平面任何一點的電位都是恒定的，但實際電源系統(tǒng)具有復(fù)雜的寄生電容和電感，而且供電芯片所提供的供電電壓也非理想的恒定值。

電源分配系統(tǒng)（Power Distribution System，PDS）由目標(biāo)阻抗，電壓調(diào)節(jié)模塊（Voltage Regulator Module，VPM），電源/地平面、去耦電容與高頻陶瓷電容組成。

電源完整性問題是指高速系統(tǒng)中的電源分配網(wǎng)絡(luò)在不同頻率下，有不同的輸入阻抗，導(dǎo)致電源/地平面上存在由噪聲電流△I和瞬態(tài)負載電流△I’引起的電壓抖動△V。這個電壓波動，一方面影響平面為數(shù)字信號提供穩(wěn)定的電壓參考，另一方面會使提供的電源電壓抖動，影響器件工作性能。當(dāng)平面電壓波動超出器件的容忍范圍時，會造成系統(tǒng)不能正常工作。電源分配系統(tǒng)設(shè)計的關(guān)鍵是目標(biāo)阻抗Z，其定義如式（1）：

式中，Vdd為芯片電源電壓，ripple為系統(tǒng)允許的電壓波動，△Imax為負載芯片的最大瞬態(tài)電流變化量。電源系統(tǒng)的目的在于能夠在有限的反應(yīng)時間內(nèi)，以恒定的電壓值提供足夠的驅(qū)動電流，因此需要有足夠低的電源阻抗。

1.2 解決電源完整性的方法

電壓調(diào)節(jié)模塊，電源/地平面、去耦電容與高頻陶瓷電容在不同頻率范圍內(nèi)對電源分配系統(tǒng)的阻抗起決定性作用。在1KHz到幾Hz低頻段，電壓調(diào)節(jié)調(diào)整輸出電流以調(diào)節(jié)負載電壓;幾MHZ到幾百MHZ中頻段，電源噪聲主要是由去耦電容和PCB的電源/地平面對來濾波;在1 GHz以上高頻部分，電源噪聲主要是由PCB的電源/地平面對和芯片內(nèi)部的高頻電容來濾波。在做電源完整性仿真的時候，真正有意義的頻段主要是在幾MHZ到幾百MHZ這個頻段。目前解決電源完整性問題的途徑主要有以下兩個方面：

一是優(yōu)化PCB的疊層設(shè)計和布局布線。在高速PCB設(shè)計中通常采用整塊銅層作為電源/地平面，盡可能減小輸入阻抗。電源和地平面可以看作是一個平面電容，特別是在低中頻階段，等效串聯(lián)電阻，等效串聯(lián)電感很小，具有良好的去耦濾波特性。綜合前期信號完整性所做阻抗匹配和目前的生產(chǎn)標(biāo)準，合理的設(shè)置層間間距，選擇合適的板間電容值，可以很好的改善高速設(shè)計的電源完整性。電源和地平面的電容值可以估計為式（2）：

式中，εo=8.854 pF;εr=4.5（FR-4材料標(biāo)定值）;A為電源層鋪銅面積（m2）;d為鋪銅電源層之間的間隔（m）。根據(jù)仿真結(jié)果可知，較小平面電容C擁有更高的阻抗響應(yīng)曲線和更高的諧振頻率。

二是布置去耦電容。這是目前最有效的解決電源完整性問題的途徑。在高頻系統(tǒng)中，電源分配系統(tǒng)中的寄生電感不能忽略，它直接導(dǎo)致電源分配系統(tǒng)的阻抗增加。由于電容與電感在頻域具有相反特性，因此可以采用添加電容的方法來減小由于電感導(dǎo)致的阻抗增加。同時，電容具有儲能效應(yīng)，能以極快的速度響應(yīng)變化的電流需求，所以它能有效改善局部區(qū)域內(nèi)電源的瞬態(tài)反應(yīng)能力。如何選擇合適容值的電容、以及確定電容恰當(dāng)?shù)臄[放位置，使電源分配系統(tǒng)阻抗在PCB系統(tǒng)的整個工作頻率范圍內(nèi)都小于目標(biāo)阻抗成為解決電源完整性問題的關(guān)鍵。借助Cadence PI可以快速地確定去耦電容的容值、數(shù)量和擺放位置，提高開發(fā)效率。

2 電源完整性仿真

2.1 ARM11核心系統(tǒng)

文中以Cadence PI為仿真工具，對ARM11核心系統(tǒng)進行電源完整性分析，本文中的ARM11核心系統(tǒng)采用S3C6410芯片。S3C6410是一款A(yù)RM11體系架構(gòu)，F(xiàn)BGA封裝，需要多電源工作的芯片。本文中該芯片有2個工作電壓：核心供電電源1.2 V，有26個電源引腳（10個核心電源引腳，16個邏輯電源引腳）;輸入/輸出接口供電電源3.3 V，有30個I/O電源引腳。芯片內(nèi)部的工作頻率是667 MHz，外部存儲器輸入/輸出接口工作頻率是266 MHz。ARM11核心系統(tǒng)采用8層層疊結(jié)構(gòu)，在信號仿真阻抗匹配和生產(chǎn)標(biāo)準的前提下，設(shè)定層間間距。本文利用Cadence PI對ARM11核心電壓電源網(wǎng)絡(luò)VDD_ARM進行電源完整性仿真。

由S3C6410芯片數(shù)據(jù)手冊可知，核心電流消耗是200 mA，加上100%的容限，系統(tǒng)允許的電壓波動值取4%，核心電壓1.2V，根據(jù)式（1），在仿真中設(shè)定目標(biāo)阻抗為0.12 Ω。

2.2 電源完整性仿真

2.2.1 單節(jié)點仿真，分析驗證并優(yōu)化電容選擇

在單節(jié)點仿真中，忽略電源系統(tǒng)中各元件實際的物理連接，假設(shè)電源調(diào)壓模塊VRM、仿真激勵源、電流源和所有電容都并聯(lián)在一起，單結(jié)點仿真可以得到維持目標(biāo)阻抗所需要的電容。

2.2.2 多節(jié)點仿真，放置去耦電容優(yōu)化布局

由于單節(jié)點仿真沒有考慮去耦電容的布局，為了獲得更精確的結(jié)果，考慮噪聲源和去耦電容的放置位置，在全頻率范圍內(nèi)進行多節(jié)點仿真。在多節(jié)點仿真時，Cadence PI根據(jù)用戶定義將電源平面分隔成多個網(wǎng)格，并對每一個網(wǎng)格進行建模，然后將放置的去耦電容、電壓調(diào)節(jié)模塊VRM和噪聲源與具體的網(wǎng)格點連接起來，產(chǎn)生每一個節(jié)點的頻率-阻抗仿真波形。

為獲得較高的精確度，網(wǎng)格尺寸大小必須大于系統(tǒng)最高頻率對應(yīng)波長的1/10。

2.2.3 電源平面靜態(tài)IR-Drop直流壓降分析

芯片要正常工作需將供電電壓限定在允許的波動范圍之內(nèi)。電源波動是由DC損耗和AC噪聲兩部分造成的，直流壓降DC IR-Drop是產(chǎn)生DC損耗的主要原因。靜態(tài)IR-Drop直流壓降主要與金屬連線的寬度及所用層、該路徑所流過的電流大小、過孔的個數(shù)和位置有關(guān)。在Cadence PI中設(shè)置電源供給管腳和灌電流后，對布局布線完成后的ARM11核心供電電壓網(wǎng)絡(luò)VDD_ARM進行直流壓降分析，當(dāng)ARM11核心系統(tǒng)工作頻率為667 MHz時，其1.2 V的直流電壓的允許波動幅度為+/-0.05 V。Cadence PI仿真軟件計算出VDD_ARM網(wǎng)絡(luò)電壓梯度，其中Drop的最大值為0.013 V，小于允許波動的幅度為+/-0.05 V，完全滿足S3C6410工作電壓要求，可以保證系統(tǒng)工作的穩(wěn)定性。

2.2.4 電源平面電流密度分析

當(dāng)電源平面上過孔過多或者分布不合理時，會出現(xiàn)電流流過狹窄區(qū)域，從而造成該區(qū)域電流密度過大。電源平面上最大的電流密度區(qū)域稱之為熱點，熱點有可能會導(dǎo)致嚴重的熱穩(wěn)定性問題，因此要合理地設(shè)計過孔，使板的電流密度分布均勻，避免在關(guān)鍵芯片和高速走線附近出現(xiàn)熱點。

3、 PCB電源完整性測試

在第1版PCB中，沒有利用Cadence PI分析，只是根據(jù)經(jīng)驗放置了一些去耦電容。在調(diào)試時，發(fā)現(xiàn)高速數(shù)字信號的波形不好，有時會有誤碼。在第2版中，通過Cadence PI進行分析，對去耦電容的數(shù)值數(shù)量和位置，部分原件的布局布線進行了調(diào)整。

開關(guān)電源1.2 V為電源平面提供0_2～0.8A左右的輸出電流，動態(tài)負載在恒壓的情況下，輸出阻抗周期變化，電流幅度可完成同周期的0.2～0.8 A的跳變。從數(shù)據(jù)可看出經(jīng)過Cadence PI分析后生產(chǎn)的第2版PCB的電源完整性得到較大幅度的改善。

4 、結(jié)論

經(jīng)過Cadence PI的仿真分析后，制作出ARM11核心系統(tǒng)PCB板，通過電路實際測量，發(fā)現(xiàn)各電源分配系統(tǒng)均能很好工作，與仿真結(jié)果基本一致。隨著系統(tǒng)頻率高速增加，電源分配系統(tǒng)復(fù)雜化，工程生產(chǎn)成本和周期的嚴格控制，在設(shè)計電子系統(tǒng)時，于系統(tǒng)層面進行電源完整性仿真分析、模擬真實系統(tǒng)的行為，對提高設(shè)計效率、減少設(shè)計誤差很有必要。