摘 要：　在設(shè)計(jì)過程中，如果信號(hào)和變量的定義不合適的話，設(shè)計(jì)結(jié)果完全不一樣，因此在設(shè)計(jì)過程中需要謹(jǐn)慎使用信號(hào)和變量。

　　在VHDL程序設(shè)計(jì)中，可以充分利用信號(hào)或變量的系統(tǒng)默認(rèn)值，來(lái)靈活實(shí)現(xiàn)設(shè)計(jì)目標(biāo)。本文從應(yīng)用的角度舉例說(shuō)明了VHDL設(shè)計(jì)中信號(hào)與變量的區(qū)別，以及正確的使用方法，并介紹了為信號(hào)或變量賦予初始值的技巧。

　　概述

　　隨著集成電路技術(shù)的發(fā)展，用傳統(tǒng)的方法進(jìn)行芯片或系統(tǒng)設(shè)計(jì)已不能滿足要求，迫切需要提高設(shè)計(jì)效率，因此能大大降低設(shè)計(jì)難度的VHDL設(shè)計(jì)方法被越來(lái)越廣泛地采用。用VHDL語(yǔ)言設(shè)計(jì)系統(tǒng)的主要方法是：設(shè)計(jì)者根據(jù)VHDL的語(yǔ)法規(guī)則，對(duì)系統(tǒng)目標(biāo)的邏輯行為進(jìn)行描述，然后通過綜合工具進(jìn)行電路結(jié)構(gòu)的綜合、編譯、優(yōu)化，通過仿真工具進(jìn)行邏輯功能仿真和系統(tǒng)時(shí)延的仿真，最后把設(shè)計(jì)的程序下載到芯片中，成功地實(shí)現(xiàn)系統(tǒng)功能。

　　在VHDL設(shè)計(jì)中，最常用的數(shù)據(jù)對(duì)象主要有三種：信號(hào)（signal）、變量（variable）和常數(shù)（constant）。信號(hào)是電子電路內(nèi)部硬件連接的抽象。它除了沒有數(shù)據(jù)流動(dòng)方向說(shuō)明以外，其他性質(zhì)幾乎和“端口”一樣；信號(hào)是一個(gè)全局量，它可以用來(lái)進(jìn)行進(jìn)程之間的通信。變量只能在進(jìn)程語(yǔ)句、函數(shù)語(yǔ)句和過程語(yǔ)句結(jié)構(gòu)中使用，是一個(gè)局部量。

　　在VHDL語(yǔ)言中，對(duì)信號(hào)賦值是按仿真時(shí)間進(jìn)行的，到了規(guī)定的仿真時(shí)間才進(jìn)行賦值，而變量的賦值是立即發(fā)生的。下面的例子是從賦初值的角度說(shuō)明信號(hào)與變量的這種區(qū)別的。

　　例如用VHDL語(yǔ)言實(shí)現(xiàn)初值為A的十六進(jìn)制的16個(gè)數(shù)的循環(huán)顯示。

　　對(duì)于如此的設(shè)計(jì)要求，如果用變量實(shí)現(xiàn)，則VHDL程序如下。

　　library ieee;

　　use ieee.std_logic_1164.all;

　　use ieee.std_logic_unsigned.all;

　　entity sevenauto is

　　port（clk:in std_logic;

　　y:out std_logic_vector（6 downto 0））;

　　end sevenauto;

　　architecture behave of sevenauto is

　　begin

　　process（clk）

　　variable count:std_logic_vector（3 downto 0）;

　　variable init:std_logic;

　　begin

　　if （clk‘’event） and （clk=‘’1‘’） then

　　if （init = ‘’0‘’） then

　　count：= “1001”;

　　init：=‘’1‘

　　end if;

　　count：=count+1;

　　case count is

　　when “0000”=》y《=“1111110”;

　　when “0001”=》y《=“0110000”;

　　when X“2”=》y《=“1101101”;

　　when X“3”=》y《=“1111001”;

　　when X“4”=》y《=“0110011”;

　　when X“5”=》y《=“1011011”;

　　when X“6”=》y《=“1011111”;

　　when X“7”=》y《=“1110000”;

　　when X“8”=》y《=“1111111”;

　　when X“9”=》y《=“1111011”;

　　when X“A”=》y《=“1110111”;

　　when X“B”=》y《=“0011111”;

　　when X“C”=》y《=“1001110”;

　　when “1101”=》y《=“0111101”;

　　when “1110”=》y《=“1001111”;

　　when “1111”=》y《=“1000111”;

　　when thers=》y《=“XXXXXXX”;

　　end case;

　　end if;

　　end process;

　　end behave;

　　在程序中，定義了變量count，希望初始值為“1010”。通過實(shí)驗(yàn)發(fā)現(xiàn)，在定義變量或信號(hào)時(shí)直接賦予初始值不能生效（如variable count:std_logic_vector（3 downto 0） ：=“1010”），它的初始值仍然是系統(tǒng)默認(rèn)值（如count為“0000”）。正是利用這一點(diǎn)，通過init（初始值為’‘0’‘）來(lái)給count賦初值 A即“1010”，具體方法見程序中斜體部分。這樣，在第一個(gè)脈沖來(lái)時(shí)執(zhí)行斜體部分if語(yǔ)句，而第二個(gè)脈沖來(lái)時(shí)由于init不為’‘0’‘而是’‘1’‘，因此不執(zhí)行該部分語(yǔ)句，從而實(shí)現(xiàn)為count賦初值的功能，這樣程序從A開始進(jìn)行數(shù)字的循環(huán)顯示。

　　如果把count類型改為signal，則結(jié)果將大不一樣。

　　signal count： std_logic_vector（3 downto 0）;

　　process（clk）

　　variable init ：std_logic;

　　begin

　　if （clk’‘event） and （clk=’‘1’‘） then

　　if （init = ’‘0’‘） then

　　count《= “1001”; --（1）

　　init ：= ’‘1’

　　end if;

　　count《=count+1; --（2）

　　由于信號(hào)的賦值不是立即發(fā)生的，在語(yǔ)句（1）后面還存在對(duì)信號(hào)count的賦值操作（2），因此，語(yǔ)句（1）在此不起作用，count的最后值是語(yǔ)句 （2）的值。因此如果將count設(shè)為signal的話，程序?qū)崿F(xiàn)的是從0開始的16個(gè)十六進(jìn)制數(shù)的循環(huán)。在這里，對(duì)信號(hào)賦初值的語(yǔ)句是不可行的。

　　仿真結(jié)果

　　將設(shè)計(jì)好的VHDL程序在Altera公司提供的軟件maxplusⅡ10.1環(huán)境下進(jìn)行編譯仿真，得到的仿真結(jié)果如圖1、圖2所示，其中圖1是 count為變量的結(jié)果，圖2是count為信號(hào)的結(jié)果，其中輸出y［6.。.0］分別與七段數(shù)碼管的abcdefg七段相連。

　　從圖1可以看出，在第一個(gè)時(shí)鐘脈沖上升沿，結(jié)果是“1110111”，數(shù)碼管顯示即為A，然后依次為b，C，d， E，F(xiàn)，0，1.。.9，A.。。循環(huán)下去，此處用小寫的b和d，主要是與數(shù)字8進(jìn)行區(qū)別。

　　從圖中可以看出，在第一個(gè)時(shí)鐘脈沖上升沿，結(jié)果是“1111110”，數(shù)碼管顯示即為0，然后依次示1.。.9，A， b，C，d，E，F(xiàn)，0，。。.循環(huán)下去。