當(dāng)今的大多數(shù)嵌入式系統(tǒng)都依賴片上閃存或 SRAM 作為程序存儲器（固件）。然而，這些存儲器在成本和功耗方面通常很昂貴，并且還將程序大小限制為片上實現(xiàn)的存儲器數(shù)量。協(xié)議和存儲器設(shè)計的最新進展使固件能夠以就地執(zhí)行 （XiP） 方式直接從片外非易失性存儲器 （NVM） 設(shè)備中運行——這種方法可以潛在地緩解上述挑戰(zhàn)。

本文將介紹嵌入固件的傳統(tǒng)解決方案的優(yōu)缺點。隨后將深入討論 XiP 解決方案，最后提出如何選擇最佳 XiP 架構(gòu)的建議。

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嵌入式閃存長期以來一直是微控制器 （MCU） 的支柱。這些 MCU 使用一個或多個存儲固件和其他常量的 NVM 陣列來擴充片上易失性存儲器陣列。實現(xiàn)這一點需要通過大量額外的制造步驟來增加 NVM 單元的基本 CMOS 工藝。過去，增加這些制造步驟的成本很小，但隨著 CMOS 技術(shù)的進步，將標(biāo)準(zhǔn) CMOS 工藝轉(zhuǎn)變?yōu)橹С?NVM 的工藝變得越來越復(fù)雜和昂貴。事實上，雖然當(dāng)今量產(chǎn)中最先進的 CMOS 工藝在 10nm 以下，但帶有嵌入式閃存的 CMOS 在 40nm 時落后了多代。

結(jié)果是，雖然 MCU 供應(yīng)商可以使用更快、更便宜且需要更低功耗的工藝技術(shù)來構(gòu)建產(chǎn)品，但嵌入式 NVM 的使用使他們無法這樣做。即使他們選擇了可選支持嵌入式 NVM 的老一代，支持閃存的工藝與不支持閃存的工藝之間的價格差距也可能超過 40%。此外，將特定的 NVM 大小提交到 MCU 可能適用于一個應(yīng)用程序，但對于另一個應(yīng)用程序可能是錯誤的容量。

盡管存在所有這些挑戰(zhàn)，嵌入式 NVM 將在很長一段時間內(nèi)成為 MCU 的中流砥柱。對于可以在不太先進的 CMOS 工藝中實現(xiàn)的較小設(shè)計，使用嵌入式閃存將是最有效的解決方案。但更高性能、更低功耗的 MCU 需要替代解決方案。

使用嵌入式閃存的另一種方法是由外部串行閃存設(shè)備支持的片上 SRAM 陣列。啟動時，外部閃存的內(nèi)容被復(fù)制到片上 SRAM，然后 MCU 從 SRAM 開始執(zhí)行。該解決方案的最大優(yōu)勢在于，SRAM 可以采用最先進的 CMOS 工藝制造，無需對工藝進行修改。但是，此解決方案需要兩份固件副本——一份在外部閃存中，另一份在 SRAM 中。即使在先進的工藝節(jié)點中，大型片上 SRAM 陣列也相當(dāng)昂貴。而且，由于 SRAM 泄漏電流，因此需要在系統(tǒng)處于斷電模式時關(guān)閉它們，每次 MCU 喚醒時都需要重復(fù)耗電、耗時的復(fù)制操作。最后，與嵌入式閃存一樣，

MCU 供應(yīng)商正在尋找新的內(nèi)存架構(gòu)來滿足新興智能物聯(lián)網(wǎng)邊緣設(shè)備的性能和功耗要求。XiP 的使用正在成為高性能、低功耗系統(tǒng)的首選解決方案。借助 XiP，MCU 可以采用標(biāo)準(zhǔn) CMOS 工藝技術(shù)實現(xiàn)，而只有外部閃存陣列需要特殊的 NVM 工藝。MCU 增加了一個保存常用代碼段的指令緩存。每當(dāng)處理器在緩存中找不到所需的指令（緩存未命中）時，MCU 就會啟動對外部閃存的訪問，以將丟失的指令帶入緩存中。隨著新 JEDEC xSPI 協(xié)議 （JESD 251） 的引入，閃存接口可以高達 200MHz，并在雙數(shù)據(jù)速率 （DDR） 中具有 8 位寬的數(shù)據(jù)路徑切換。

NXP 和 ST 推出的可以使用外部閃存進行就地執(zhí)行 （XiP） 操作的 MCU。ST 的 STM32L4+ 和 STM32L5 分別是基于 Arm Cortex-M4 和 M33 內(nèi)核的中端 MCU，而高端 NXP i.MX RT1050 和 RT10xx 系列的其他成員實現(xiàn)了 600MHZ 雙發(fā) Cortex-M7 和 32KB 指令-緩存。恩智浦還通過其基于 M4 的中檔 Kinetis K8x 產(chǎn)品和最近推出的基于 Arm Cortex-M33 的 MCU RT600 支持 XiP。ST MCU 和 Kinetis K8x 結(jié)合了片上閃存和對 XiP 的支持。RT600 和 RT10xx 產(chǎn)品的設(shè)計沒有片上閃存，使它們能夠?qū)崿F(xiàn)非常激進的價格點。

在為 eXecute-in-Place 選擇外部閃存設(shè)備時，首先要問的問題是固件的哪些部分將在 XiP 模式下運行。一些設(shè)計人員選擇混合方法，將程序的性能關(guān)鍵部分保留在片上（ROM、閃存或 SRAM），并在 XiP 模式下使用外部閃存來擴展系統(tǒng)。

關(guān)于此的問題：

是從片上 ROM、閃存還是 SRAM 執(zhí)行全部或部分程序？如果是，這些內(nèi)存類型中的哪一種？

是否會以 XiP 方式直接從外部閃存執(zhí)行全部或部分程序？

如果 （a） 的答案是 SRAM，則需要 SoC 外部的閃存以在啟動時加載程序。設(shè)計人員可以選擇 Adesto Phoenix（標(biāo)準(zhǔn)閃存）、Fusion（針對電池操作優(yōu)化的閃存）或 EcoXiP（針對 XiP 優(yōu)化的八進制閃存）。對于成本敏感且吞吐量不重要的應(yīng)用程序，應(yīng)選擇 Phoenix。Fusion 適合具有非常嚴(yán)格的功率限制的最佳應(yīng)用。只有當(dāng)客戶還需要 XiP 模式下的高性能或需要八進制閃存設(shè)備的吞吐量以實現(xiàn)非?？焖俚膯踊蝾l繁的數(shù)據(jù)讀取操作時，才應(yīng)在這種情況下考慮 Adesto 的 EcoXiP——人工智能推理引擎就是這種情況。

假設(shè) （b） 的答案是肯定的（至少部分固件需要 XiP），接下來的問題是弄清楚需要多少性能。由于采用高速八通道 DDR 接口，EcoXiP 的吞吐量大約是標(biāo)準(zhǔn)閃存設(shè)備的 4 倍。此外，wrap-and-continue 命令進一步提高了可實現(xiàn)的吞吐量。有很多問題要問：

SoC 會包含指令緩存嗎？（沒有指令緩存，XiP 性能會非常低；但是 EcoXiP 相對于 Quad 設(shè)備的優(yōu)勢會更顯著）

CPU 將以什么頻率運行，SPI 總線的頻率是多少？

在 XiP 中運行時需要什么級別的性能？

設(shè)備是否需要現(xiàn)場軟件更新（通常稱為無線 （OTA） 更新）？

（c） 的答案至關(guān)重要。在低頻和對 XiP 性能的低要求下，直接從標(biāo)準(zhǔn) Quad SPI 閃存設(shè)備執(zhí)行是非?？尚械?。然而，即使指令緩存中的未命中率非常低，與用完 EcoXiP 相比，在 Quad 設(shè)備上執(zhí)行將提供大約 50% 的 CPU 性能。

請注意，如果對 （d） 的響應(yīng)是肯定的，如果 SoC 是在沒有其他代碼存儲存儲器的情況下構(gòu)建的（僅依賴于 XiP），EcoXiP 的讀寫功能將使 OTA 更新更容易。OTA 更新還有其他解決方案，無需讀寫，但它們都是 SRAM 密集型的，并且需要復(fù)雜的固件。

審核編輯：郭婷