最近有些項(xiàng)目中有涉及到DDR應(yīng)用，雖然比較簡單，都是單顆粒形式，不像復(fù)雜的多顆粒形式，但還是打算總結(jié)一下，本篇就先介紹基礎(chǔ)知識(shí)。

1.DDRx簡介

DDR是DDR SDRAM的簡稱，只是人們習(xí)慣了稱之為DDR，全稱為Double Data Rate Synchronous Dynamic Random Access Memory，中文名為：雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，同步是指需要時(shí)鐘。

DDRx發(fā)展很快，雖然DDR5的正式規(guī)范尚未公布，但是前段時(shí)間發(fā)布的小米10全系列手機(jī)已經(jīng)搭載了鎂光的LPDDR5。本人在實(shí)際工作中用的最多的內(nèi)存顆粒還是DDR3和LPDDR3，閃存顆粒則是NAND和EMMC，其他的DDR也只是作為了解居多。DDRx顆粒的常見部分參數(shù)如表1所示。

表1

1.1 SSTL電平

LVTTL電平為單端信號(hào)，而SSTL電平本質(zhì)上是差分對(duì)，其實(shí)現(xiàn)機(jī)制是將信號(hào)與參考電平Vref組成差分對(duì)進(jìn)行比較，如圖1所示，VIH和VIL各有一個(gè)交流參數(shù)AC和直流參數(shù)DC，信號(hào)第一次越過AC門限的時(shí)刻，作為時(shí)序計(jì)算的參考點(diǎn)，此后只要信號(hào)保持DC門限內(nèi)，邏輯狀態(tài)保持不變，這種設(shè)計(jì)減小了噪聲、振鈴等對(duì)于信號(hào)質(zhì)量的影響。在SSTL_18中，規(guī)定了端接電阻上拉到VTT電源，如圖2所示。在典型應(yīng)用中，VREF和VTT等于VDDQ/2，因此接收端的電壓同時(shí)取決于驅(qū)動(dòng)器、端接電阻RT和端接電壓VTT，驅(qū)動(dòng)器的輸出電阻Ron一般不會(huì)大于21R。這個(gè)端接電阻最主要的作用是提高信號(hào)完整性，特別是在一驅(qū)多的Fly-by拓?fù)渲?，此外還能增強(qiáng)驅(qū)動(dòng)能力，當(dāng)DDR顆粒較少時(shí)（1顆或2顆時(shí)，可咨詢DDR原廠確定），VTT可以不用。另外，當(dāng)驅(qū)動(dòng)端電平分別為高或低時(shí)，電流流向相反，因此VTT電源需要具有提供電流和吸收電流的能力，不能使用普通的電源。

圖1

圖2

1.2 HSUL電平

HSUL-12電平主要用于點(diǎn)到點(diǎn)的無端接總線拓?fù)浣Y(jié)構(gòu)，不需要外部串行或者并行匹配電阻，降低了端接功耗，LPDDR3使用的就是該種電平。

1.3 POD電平

POD是偽漏極開路電平，其內(nèi)部端接上拉到VDDQ，而SSTL內(nèi)部是上拉到VDDQ/2，分別如圖3和圖4所示。因此，當(dāng)驅(qū)動(dòng)端輸出高電平時(shí)，由于驅(qū)動(dòng)端和接收端端接電壓均為VDDQ，因此沒有電流流動(dòng)，降低了功耗；驅(qū)動(dòng)端輸出低電平時(shí)，POD由于上拉電壓高，功耗稍大于SSTL。正因此，DDR4多了一個(gè)DBI功能，即數(shù)據(jù)總線翻轉(zhuǎn)，當(dāng)一個(gè)字節(jié)里0的位數(shù)大于1的位數(shù)時(shí)，可以將0和1反轉(zhuǎn)，以降低功耗。

由于POD的參考電平Vref大小會(huì)隨著驅(qū)動(dòng)強(qiáng)度、負(fù)載、傳輸線特性等不同而改變，因此DDR4數(shù)據(jù)信號(hào)的參考電平VrefDQ是由芯片內(nèi)部自己產(chǎn)生的，沒有外接該電平的管腳，只有地址信號(hào)的參考電平管腳VrefCA。POD的VrefDQ通過控制寄存器設(shè)置值由芯片自行優(yōu)化調(diào)整，稱為VrefDQ Training。

圖3

圖4

另外需要提及的一點(diǎn)是，LPDDR3的內(nèi)部端接ODT也是上拉到VDDQ。

1.4 Writing Leveling

為了更好的信號(hào)完整性，DDR3內(nèi)存模塊對(duì)命令、地址、控制和時(shí)鐘信號(hào)線采用了fly-by拓?fù)浣Y(jié)構(gòu)（一種特殊的菊花鏈），如圖5所示。該拓?fù)浣Y(jié)構(gòu)能夠減小stub的數(shù)量和長度，但同時(shí)也會(huì)引起各內(nèi)存顆粒CLK和DQS信號(hào)之間的飛行時(shí)間偏差，因此，DDR3顆粒引入了Writing Leveling功能，如果DDR控制器同時(shí)也支持該功能的話（并非所有控制器都支持該功能），就可以補(bǔ)償CLK和DQS之間的飛行時(shí)間偏差。Write Leveling的本質(zhì)目的是使DQS信號(hào)的上升沿在到達(dá)DDR顆粒時(shí)能夠和CLK時(shí)鐘信號(hào)對(duì)齊。DDR控制器通過不斷地調(diào)整DQS的發(fā)送延時(shí)，DDR顆粒則在DQS信號(hào)的上升沿采樣CLK時(shí)鐘信號(hào)，并通過DQ數(shù)據(jù)信號(hào)將CLK時(shí)鐘狀態(tài)反饋回給DDR控制器，直到DQ信號(hào)從0變成1，此時(shí)就使CLK和DQS對(duì)齊了，確定DQS延時(shí)值，完成調(diào)整過程，如圖6所示。

圖5

圖6

上述調(diào)整過程的文字描述可能不是很直觀，下面通過一個(gè)簡單的例子來說明，如圖7所示，顆粒1的CLK飛行時(shí)間為1ns，顆粒2的CLK飛行時(shí)間為2ns，顆粒1和顆粒2的DQS飛行時(shí)間均為1ns。如果不進(jìn)行Write Leveling調(diào)整，顆粒2的CLK信號(hào)和DQS信號(hào)的飛行時(shí)間偏差為1ns，沒有對(duì)齊。經(jīng)過調(diào)整后，控制器在發(fā)送顆粒1的DQS后，延時(shí)1ns再發(fā)送顆粒2的DQS，則顆粒1在1ns后收到對(duì)齊的DQS和CLK，顆粒2在2ns后收到對(duì)齊的DQS和CLK，從而滿足了時(shí)序關(guān)系。

圖7

2.DDRx引腳說明

2.1 引腳功能

DDRx是典型的源同步時(shí)鐘（另一種時(shí)鐘系統(tǒng)是共同時(shí)鐘），其信號(hào)引腳主要有差分時(shí)鐘CK/CK#、時(shí)鐘使能CKE、片選CS#、行地址選通RAS#、列地址選通CAS#、寫使能WE#、BANK地址選通BA0BAn、地址A0An、數(shù)據(jù)DQ0~DQn、數(shù)據(jù)選通DQS/DQS#、數(shù)據(jù)掩碼DM。不同一代的DDR/DDR2/DDR3的引腳有所不同，以下幾幅圖分別是DDR3，LPDDR3和DDR4的引腳說明。

圖8 DDR3引腳說明

圖8續(xù) DDR3引腳說明

圖9 LPDDR3引腳說明

圖10 DDR4引腳說明

圖10續(xù) DDR4引腳說明

除了上述引腳，DDR3引入了新的引腳，RESET#復(fù)位引腳在正常運(yùn)行時(shí)必須是高電平。ZQ引腳必須接一個(gè) 240 歐姆的1%高精度電阻到GND，該電阻的作用是校準(zhǔn)內(nèi)部ODT電阻值和DDR導(dǎo)通電阻值Ron，因?yàn)閮?nèi)部的電阻會(huì)隨著溫度而發(fā)生變化，需要校準(zhǔn)才能保證準(zhǔn)確的終端匹配。

DDR3的參考電壓也分為2個(gè)，分別是數(shù)據(jù)信號(hào)的VREFDQ和地址控制信號(hào)的VREFCA。

2.2 TDQS功能

另外，在DDR3的規(guī)格書里能看到TDQS/TDQS#功能，這個(gè)功能比較冷門，工作當(dāng)中也沒有用過，在JEDEC里描述也是一筆帶過，讓人迷糊。后來在鎂光文檔上（TN-41-06：Micron-Technical Note DDR3 Termination Data Strobe）看到解釋就明白了，在此也分享一下，對(duì)電路設(shè)計(jì)來說有個(gè)了解就行，不用過于深究。該功能僅在數(shù)據(jù)位寬x8的內(nèi)存顆粒上使用，主要用于簡化x4位寬與x8位寬內(nèi)存混合使用的存儲(chǔ)器控制系統(tǒng)的設(shè)計(jì)，如圖11所示，x8的內(nèi)存條中每8bits需要一對(duì)DQS，而x4的內(nèi)存條中每4bits需要一對(duì)DQS，即8bits的x4內(nèi)存條需要兩對(duì)DQS，而x8內(nèi)存條只需要一對(duì)DQS，這就會(huì)造成DQS信號(hào)的負(fù)載不均衡，從而引起信號(hào)完整性（SI）問題。因此，x4內(nèi)存條的其中一對(duì)DQS信號(hào)連接到x8內(nèi)存條的TDQS上進(jìn)行端接，并開啟x8內(nèi)存條的TDQS功能，從而保證負(fù)載均衡，不產(chǎn)生SI問題。

圖11