EDA行業(yè)的歷史不斷受到技術(shù)周期性動蕩以及權(quán)力平衡的影響。隨著電子設(shè)計自動化（EDA）解決方案的創(chuàng)建，半導(dǎo)體工藝技術(shù)的進(jìn)步和不斷增加的上市時間需求成為必然。諸如綜合等關(guān)鍵技術(shù)正在成為商品，傳統(tǒng)的邏輯和物理設(shè)計流程所依賴的基礎(chǔ)不再適用。當(dāng)前的多供應(yīng)商，多工具設(shè)計流程無法充分解決時序收斂問題，也無法解決數(shù)百萬門設(shè)計問題。設(shè)計人員真正需要的是單一的集成系統(tǒng)，它可以將設(shè)計直接從RTL流向GDSII，并保證性能良好。

這一突破性解決方案將從何而來？從最新起點，。以綜合為例。 Synopsys Design Compiler在12年前取得了突破，但直到Ambit的BuildGates來到它之前，它幾乎停滯不前。 BuildGates為邏輯綜合帶來了三項重大改進(jìn)：更大容量（高達(dá)100K門），在時序相關(guān)優(yōu)化期間獲得更好的結(jié)果，以及為大型設(shè)計提供分布式綜合的時間預(yù)算。 Synopsys通過對DC進(jìn)行略微改進(jìn)，回應(yīng)了其首個再合成競爭對手Ambit。但是，用戶仍然堅持使用已有12年歷史的DC技術(shù)。

地方和路線并沒有停滯不前，因為每走一步都需要兩步。這主要是由于Cadence習(xí)慣于獲得體面的技術(shù)，然后將其用于老化的設(shè)計流程而不是整合它。這為他們創(chuàng)造了一個有利可圖的設(shè)計服務(wù)業(yè)務(wù)，因為它需要專家們弄清楚如何將所有點工具有效地組合在一起。但是，Cadence最后一次開發(fā)出更好的，新的布局布線工具是什么時候？

由于他們需要保持Wallstreet的快樂，Cadence和Synopsys聲稱他們擁有或接近擁有RTL GDSIIflow可減少迭代次數(shù)并解決信號完整性和時序收斂問題。毫不奇怪，消除迭代，大型設(shè)計的容量和保證時序收斂不是他們的功能列表。我贊揚他們的誠實，因為他們無法提供這些信息。

半導(dǎo)體工藝技術(shù)的特征尺寸的不斷減少為這些傳統(tǒng)的合成，布局和布線系統(tǒng)帶來了難以克服的問題。大多數(shù)這些工具是在10 - 15年前開發(fā)的，當(dāng)時10K門設(shè)計是最后的，面積是最嚴(yán)峻的挑戰(zhàn)，互連延遲是不可忽視的。那時候合成與布局和布線之間的差距不是問題。

在今天的DSM設(shè)計中，互連布線代表了電路中延遲的絕大部分。與門延遲不同，互連延遲在邏輯設(shè)計期間難以預(yù)測，因為它取決于硅的最終物理布局。因此，對于傳統(tǒng)的EDA解決方案，硅設(shè)計團(tuán)隊必須在邏輯和物理設(shè)計之間進(jìn)行多次迭代，以滿足時序要求，通常會延遲產(chǎn)品發(fā)布數(shù)月。

雖然Synopsys和Cadence已經(jīng)發(fā)布了關(guān)于物理編譯器和PKS的重大聲明 - 他們目前對RTL toGDSII流問題的回答 - 他們實際上只是在“綜合”產(chǎn)品中重新包裝存在的合成，放置和全局路由引擎。如果這些公司了解如何解決設(shè)計師的問題和需求，他們就會知道設(shè)計師需要處理1M到10M門設(shè)計的工具，而僅僅是減少工作是不夠的。

為了滿足這些解決方案的時間安排，當(dāng)通過優(yōu)化使布局估計無效并且必須以與技術(shù)無關(guān)的方式顯著重構(gòu)設(shè)計的某些部分時，仍需要迭代。此外，新解決方案還需要在詳細(xì)布局和布線之間進(jìn)行迭代，因為它們不提供詳細(xì)的布局規(guī)劃。如果沒有詳細(xì)的布局規(guī)劃，這些方法必須使用guesstimates formacro和pad placement。由兩個宏組成的關(guān)鍵路徑的時序僅由幾個邏輯級別組成，高度依賴于精確的宏位置。

由于這些方法無法保證芯片性能，因此設(shè)計人員對這些工具進(jìn)行基準(zhǔn)測試需要通過整個芯片設(shè)計流向GDSII。只有使用無DRC的GDSII，才能知道他的芯片是否符合時序要求。

這些新的解決方案也受到100K門綜合容量限制的阻礙。布局和布線算法通過扁平設(shè)計產(chǎn)生最佳結(jié)果。為了利用這些膠溶液，物理塊現(xiàn)在被限制在合成的極限，并且需要基于極限的限制來定義層次邊界。時序收斂的嚴(yán)重問題發(fā)生在1M +門設(shè)計中，并且是長線，宏和焊盤放置的直接結(jié)果。

為GDSII解決方案提供完整的集成RTL，可以減少迭代次數(shù)，保證時序，并且處理大型設(shè)計平板，邏輯和物理設(shè)計技術(shù)的能力必須完全重新設(shè)計。綜合必須不再依賴于隨機(jī)線載模型或初始布局的估計來管理互連延遲。合成必須與使用時序作為主要約束的完整物理設(shè)計解決方案緊密集成。為了實現(xiàn)必要的集成級別，此解決方案必須在單個統(tǒng)一的數(shù)據(jù)架構(gòu)上運行，以允許工具同時工作。由于Cadence和Synopsys顯然無法提供這樣的解決方案，它將從何而來？無一例外，創(chuàng)業(yè)公司推動了技術(shù)的進(jìn)步，改變了行業(yè)的力量平衡。如果EDA歷史記錄是任何指標(biāo)，那么只有創(chuàng)業(yè)公司可以通過這種革命性的解決方案。