針對HPC芯片封裝技術(shù)，臺積電已在2019年6月于日本VLSI技術(shù)及電路研討會（2019 Symposia on VLSI Technology & Circuits）中，提出新型態(tài)SoIC（System on Integrated Chips）之3D封裝技術(shù)論文；透過微縮凸塊（Bumping）密度，提升CPU/GPU處理器與存儲器間整體運算速度。

整體而言，期望借由SoIC封裝技術(shù)持續(xù)延伸，并作為臺積電于InFO（Integrated Fan-out）、CoWoS（Chip on Wafer on Substrate）后端先進封裝之全新解決方案。

運用垂直疊合與微縮體積方法，3D封裝成功提升HPC工作效率

由于半導體發(fā)展技術(shù)的突破、元件尺寸逐漸微縮之際，驅(qū)使HPC芯片封裝發(fā)展必須考量封裝所需之體積與芯片效能的提升，因此對HPC芯片封裝技術(shù)的未來發(fā)展趨勢，除了現(xiàn)有的扇出型晶圓級封裝（FOWLP）與2.5D封裝外，將朝向技術(shù)難度更高的3D封裝技術(shù)為開發(fā)目標。

所謂的3D封裝技術(shù)，主要為求再次提升AI之HPC芯片的運算速度及能力，試圖將HBM高頻寬存儲器與CPU/GPU/FPGA/NPU處理器彼此整合，并藉由高端TSV（硅穿孔）技術(shù)，同時將兩者垂直疊合于一起，減小彼此的傳輸路徑、加速處理與運算速度，提高整體HPC芯片的工作效率。

臺積電與Intel積極推出3D封裝，將引領(lǐng)代工封測廠一并跟進

依現(xiàn)行3D封裝技術(shù)，由于必須垂直疊合HPC芯片內(nèi)的處理器及存儲器，因此就開發(fā)成本而言，比其他兩者封裝技術(shù)（FOWLP、2.5D封裝）高出許多，制程難度上也更復雜、成品良率較低。

目前3D封裝技術(shù)已對外公告的最新成果，現(xiàn)階段除了半導體代工制造龍頭臺積電最積極，已宣布預(yù)計于2020年導入量產(chǎn)SoIC和WoW（Wafer on Wafer）等3D封裝技術(shù)外，另有IDM大廠Intel也提出Foveros之3D封裝概念，將于2019下半年迎戰(zhàn)后續(xù)處理器與HPC芯片之封裝市場。

隨著半導體代工制造商與IDM廠陸續(xù)針對3D封裝技術(shù)投入研發(fā)資源，也將引領(lǐng)另一波3D封測技術(shù)風潮，相信代工封測廠（如日月光、Amkor等）也將加緊腳步，跟上此波3D封裝技術(shù)的發(fā)展趨勢。